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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.7.2. ポート
Avalon-ST Partial Reconfiguration Freeze Bridge IPでは、次のポートを備えています。
図 70. Avalon-STシンク・インターフェイス・ポート
図 71. Avalon-STソース・インターフェイス・ポート
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
clock | 1 | 入力 | IPの入力クロック。 |
freeze_conduit_freeze | 1 | 入力 | この信号がHighの場合、ブリッジでは現在のトランザクションを適切に処理してから、 PRインターフェイスをフリーズします。 |
freeze_conduit_illegal_request | 1 | 出力 | このバスのHighは、不正な要求が、フリーズ状態の間にブリッジに対して発行されたことを示します。 n – フリーズブリッジの数 |
pr_freeze_pr_freeze | 1 | 入力 | イネーブルされたPR領域からのフリーズポート。 |
reset_n | 1 | 入力 | IPの同期リセット。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
sink_bridge_to_sr_channel | 1 | 入力 | Avalon-STシンクブリッジからスタティック領域への channel ポート。 |
sink_bridge_to_sr_data | 32 | 入力 | Avalon-STシンクブリッジからスタティック領域への data ポート。 |
sink_bridge_to_sr_empty | 2 | 入力 | Avalon-STシンクブリッジからスタティック領域への empty ポート。 |
sink_bridge_to_sr_error | 1 | 入力 | Avalon-STシンクブリッジからスタティック領域への error ポート。 |
sink_bridge_to_sr_ready | 1 | 出力 | Avalon-STシンクブリッジからスタティック領域への ready ポート。 |
sink_bridge_to_sr_valid | 1 | 入力 | Avalon-STシンクブリッジからスタティック領域への valid ポート。 |
sink_bridge_to_sr_endofpacket | 1 | 入力 | Avalon-STシンクブリッジからスタティック領域への endofpacket ポート。 |
sink_bridge_to_sr_startofpacket | 1 | 入力 | Avalon-STシンクブリッジからスタティック領域への startofpacket ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
sink_bridge_to_pr_channel | 1 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への channel ポート。 |
sink_bridge_to_pr_data | 32 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への data ポート。 |
sink_bridge_to_pr_empty | 2 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への empty ポート。 |
sink_bridge_to_pr_error | 1 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への error ポート。 |
sink_bridge_to_pr_ready | 1 | 入力 | オプションのAvalon-STシンクブリッジからPR領域への ready ポート。 |
sink_bridge_to_pr_valid | 1 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への valid ポート。 |
sink_bridge_to_pr_endofpacket | 1 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への endofpacket ポート。 |
sink_bridge_to_pr_startofpacket | 1 | 出力 | オプションのAvalon-STシンクブリッジからPR領域への startofpacket ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
source_bridge_to_sr_channel | 1 | 出力 | Avalon-STソースブリッジからスタティック領域への channel ポート。 |
source_bridge_to_sr_data | 32 | 出力 | Avalon-STソースブリッジからスタティック領域への data ポート。 |
source_bridge_to_sr_empty | 2 | 出力 | Avalon-STソースブリッジからスタティック領域への empty ポート。 |
source_bridge_to_sr_error | 1 | 出力 | Avalon-STソースブリッジからスタティック領域への error ポート。 |
source_bridge_to_sr_ready | 1 | 入力 | Avalon-STソースブリッジからスタティック領域への ready ポート。 |
source_bridge_to_sr_valid | 1 | 出力 | Avalon-STソースブリッジからスタティック領域への valid ポート。 |
source_bridge_to_sr_endofpacket | 1 | 出力 | Avalon-STソースブリッジからスタティック領域への endofpacket ポート。 |
source_bridge_to_sr_startofpacket | 1 | 出力 | Avalon-STソースブリッジからスタティック領域への startofpacket ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
source_bridge_to_pr_channel | 1 | 入力 | オプションのAvalon-STソースブリッジからPR領域への channel ポート。 |
source_bridge_to_pr_data | 32 | 入力 | オプションのAvalon-STソースブリッジからPR領域への data ポート。 |
source_bridge_to_pr_empty | 2 | 入力 | オプションのAvalon-STソースブリッジからPR領域への empty ポート。 |
source_bridge_to_pr_error | 1 | 入力 | オプションのAvalon-STソースブリッジからPR領域への error ポート。 |
source_bridge_to_pr_ready | 1 | 出力 | オプションのAvalon-STソースブリッジからPR領域への ready ポート。 |
source_bridge_to_pr_valid | 1 | 入力 | オプションのAvalon-STソースブリッジからPR領域への valid ポート。 |
source_bridge_to_pr_endofpacket | 1 | 入力 | オプションのAvalon-STソースブリッジからPR領域への endofpacket ポート。 |
source_bridge_to_pr_startofpacket | 1 | 入力 | オプションのAvalon-STソースブリッジからPR領域への startofpacket ポート。 |