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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
シミュレーションでは、デバイス・プログラミングに先立ってデザインの動作を検証します。 インテル® Quatus® Pimeプロ・エディション開発ソフトウェアでは、PR制御ブロックへのパーシャル・リコンフィグレーション・ビットストリームの受け渡しのシミュレーションをサポートしています。このシミュレーションでは、リコンフィグレーション可能なパーティションで生じる変化と中間効果を観察することができます。
インテル® Quatus® Pimeプロ・エディション開発ソフトウェアでは、シミュレーション・マルチプレクサを使用したPRペルソナ遷移のシミュレーションをサポートしています。シミュレーション・マルチプレクサを使用して、シミュレーション中にPR領域内のロジックを駆動するペルソナを変更します。このシミュレーションでは、リコンフィグレーション可能なパーティションで生じる変化や中間効果を観察することができます。
非PRデザインのシミュレーションと同様に、PRシミュレーションの準備には、シミュレーター作業環境の設定、シミュレーション・モデル・ライブラリーのコンパイル、およびシミュレーションの実行が必要です。 インテル® Quatus® Pime開発ソフトウェアのシミュレーション・コンポーネントにより、PRデザインのシミュレーションを行い、ゲートレベルのPRシミュレーション・モデルを各ペルソナに対して生成することができます。動作RTLモデルまたはゲートレベルのPRシミュレーション・モデルのいずれかを使用し、PRペルソナのシミュレーションを行います。ゲートレベルのPRシミュレーション・モデルにより、デザイン内のレジスターの正確なシミュレーションが可能になり、シーケンス検証がリセットされます。テクノロジー・マップ・レジスターでは、初期条件を想定していません。