インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 5/30/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド 2. インテル® Agilex™ コンフィグレーションの詳細 3. インテル® Agilex™ コンフィグレーション・スキーム 4. デザインでReset Release Intel® FPGA IPを含む 5. リモート・システム・アップデート (RSU) 6. インテル® Agilex™ コンフィグレーション機能 7. インテル® Agilex™ デバイス・ユーザーガイド 8. インテル® Agilex™ IPユーザーガイド・アーカイブ 9. インテル® Agilex™ IPユーザーガイドの改訂履歴
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて 1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて x
Avalon-ST JTAG CvP AS ノーマル・モード AS 高速モード 1.1.1. コンフィグレーションおよび関連信号 1.1.2. インテル® Agilex™ デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー
1.2.1. セキュア・デバイス・マネージャー x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Agilex™ SoCデバイスの起動順序の指定
2. インテル® Agilex™ コンフィグレーションの詳細 x
2.1. インテル® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィギュレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. インテル® Agilex™ のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. インテル® Agilex™ コンフィギュレーション時間の見積もり (FM) 2.8. 圧縮された.sof ファイルの生成
2.5. インテル® Agilex™ のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 多目的ピンの有効化 2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 2.5.3.4. 電源管理およびSmartVID用のSDMI/Oピン 2.5.3.5. 部分リコンフィグレーション（PR）用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONEおよびINIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. 設定クロックソースの設定 2.6.2. OSC_CLK_1 Clock Input
3. インテル® Agilex™ コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングルデバイスのコンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IPコアの生成 3.1.7.4. PFL II IP コアの制約 3.1.7.5. PFL II IPコアの使用
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IPコアの生成 x
3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションのための単一のPFL II IPの作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IP コアの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約 3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
3.1.7.5. PFL II IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュデバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリー のレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. .pofファイルをシリアル・フラッシュ・デバイスにプログラミングする 3.2.10.3. .jicファイルをシリアル・フラッシュ・デバイスにプログラミングする
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用したJTAGシングル・デバイス・コンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用した JTAG マルチ・デバイス・コンフィギュレーション
4. デザインでReset Release Intel® FPGA IPを含む x
4.1. リセットリリースIP要件を理解する 4.2. デザインでのIPのインスタンス化 4.3. PLLリセット信号のゲート 4.4. 部分リコンフィグレーション（PR）を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシンロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. Remote System Update (AS) 5.1.3. リモート・システム・アップグレード・コンフィギュレーション・サポート 5.1.4. リモート システム アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリアップデート・イメージによるアップデート
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–視点
5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 x
5.4.1.2.1. ファームウェアバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティーションのレイアウト 5.4.2.2. サブパーティーション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期 RSU イメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する 5.5.4. クアッドSPI操作を実行するためのコマンド・シーケンス
5.5.1. 初期 RSU イメージの生成 x
5.5.1.1. SOF ファイルを使用した初期 RSU イメージの生成 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Agilex™ コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Agilex™ デバイス・ユーザーガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. インテル® Agilex™ コンフィグレーション・スキームの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の違い 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーはコンフィグレーションに失敗する可能性があります 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド
2. インテル® Agilex™ コンフィグレーションの詳細
3. インテル® Agilex™ コンフィグレーション・スキーム
4. デザインでReset Release Intel® FPGA IPを含む
5. リモート・システム・アップデート (RSU)
6. インテル® Agilex™ コンフィグレーション機能
7. インテル® Agilex™ デバイス・ユーザーガイド
8. インテル® Agilex™ IPユーザーガイド・アーカイブ
9. インテル® Agilex™ IPユーザーガイドの改訂履歴

1.1. インテル® Agilex™ デバイスのコンフィグレーションについて

全ての インテル® Agilex™ デバイスには、FPGAのコンフィグレーションとセキュリティーを管理するためのSecure Device Manager（SDM）が含まれています。 SDMは、デバイス・コンフィグレーション用のフェイルセーフで強力に認証されたプログラム可能なセキュリティー・モードを提供します。以前のFPGAファミリーには、デバイス・コンフィグレーションを管理するための固定ステートマシンが含まれています。

インテル® Quartus® Prime ソフトウェアは、リモート攻撃と物理攻撃の両方から機密データ、知的財産、およびデバイス自体を保護するための柔軟で堅牢なセキュリティー機能も提供します。コンフィグレーション・ビットストリーム認証は、ファームウェアとコンフィグレーション・ビットストリームが信頼できるソースからのものであることを保証します。暗号化は知的財産の盗難を防ぎます。 インテル® Quartus® Prime ソフトウェアはFPGAビットストリームも圧縮し、FPGAビットストリームを格納しているオンボードクワッドSPIフラッシュデバイスなどのメモリー 使用率を削減します。

インテル FPGAの観点からのコンフィグレーション・スキームについて説明します。 インテル® Agilex™ デバイスは、アクティブおよびパッシブコンフィグレーション・スキームをサポートします。アクティブなコンフィグレーション・スキームでは、FPGAがマスターとして機能し、外部メモリー がスレーブデバイスとして機能します。パッシブ・コンフィグレーション・スキームでは、外部ホストがマスターとして機能し、コンフィグレーションを制御します。FPGAはスレーブデバイスとして機能します。全ての インテル® Agilex™ コンフィグレーション・スキームは、デザインセキュリティーと部分的なリコンフィグレーションをサポートします。全ての インテル® Agilex™ アクティブなコンフィグレーション・スキームは、クアッドSPIフラッシュメモリー を使用したリモート・システム・アップデート（RSU）をサポートします。パッシブ・コンフィグレーション・スキームでRSUを実装するには、外部コントローラーがコンフィグレーション・ビットストリームを格納および駆動する必要があります。

インテル® Agilex™ デバイスは、以下のコンフィグレーション・スキームをサポートしています。

  • Avalon® Streaming (Avalon-ST)
  • JTAG
  • Configuration via Protocol (CvP)
  • アクティブシリアル（AS）の通常モードと高速モード
表 1.   インテル® Agilex™ コンフィグレーション・スキーム、データ幅、およびMSEL
コンフィグレーション・スキーム データ幅（ビット） MSEL[2:0]
受け身 Avalon® -ST/ 32 000
16 101
8 110
JTAG 1 111
Configuration via Protocol (CvP) x8、x16レーン1

0012

アクティブ AS -高速モード

4

001
AS -ノーマル・モード 4 011

Avalon-ST

Avalon® -STコンフィグレーション・スキームはパッシブ・コンフィグレーション・スキームです。 Avalon® -STは インテル® Agilex™ デバイス の最速のコンフィグレーション・スキームです。 Avalon® -ST コンフィグレーションは、x8、x16、およびx32モードをサポートします。 x16およびx32ビットモードは、コンフィグレーションに汎用I/O（GPIO）を使用します。 x8ビットモードは専用のSDMI/Oピンを使用します。

注: AVST_data [15：0]、 AVST_data [31：0]、 AVST_clk、 と AVST_validは、1.2 Vで動作するデュアルパーパスGPIOを使用します。デバイスがユーザーモードに入った後、これらのピンを通常のI/Oとして使用できます。

Avalon® -STは、AVST_READY と AVST_VALID ピンを使用して背圧をサポートします。着信ビットストリームを解凍する時間はさまざまであるため、データを インテル® Agilex™ デバイスに転送するにはバックプレッシャー・サポートが必要です。 Avalon® -ST について詳しくはは、 Avalon® インターフェース仕様を参照してください。

JTAG

専用のJTAGピンを使用して インテル® Agilex™ デバイスを設定することができます。 JTAGポートは、多くの便利なツールや機能へのシームレスなアクセスを提供します。 インテル® Agilex™ のコンフィグレーションに加えて、Signal Tap またはシステム・コンソール・ツールでデバッグするためにJTAGポートを使用します。

JTAG ポートは最高の優先度を持ち、MSELピン設定をオーバーライドします。したがって、セキュリティー上の理由で JTAG を無効にしない限り、MSEL ピンが別のコンフィギュレーション・スキームを指定している場合でも、JTAG を介してデバイスをコンフィギュレーションできます。

CvP

CvPは PCIe* リンク上の インテル® Agilex™ デバイスをコンフィグレーションするためのルートポートとしての外部 PCIe* ホストデバイスを使用します。最大x16 PCIe* リンクまで指定できます。 インテル® Agilex™ デバイスは、CvP初期化とCvP更新の2つのCvPモードをサポートします。
注: 通常、デバイスの内部コンフィグレーション・データパスのデータレートではなく、 PCIe* リンク幅は、コンフィグレーション・データレートを制限します。最大データ レートは、 PCIe* 世代とレーン数によって異なります。
CvP初期化プロセスには、次の2つのステップが含まれます。
  1. ボードの電源投入時に、CvP は AS x4 モードでクワッド SPI メモリを使用して FPGA をペリフェラル・イメージでコンフィグレーションし、X IP を含む CvP インターフェイスを有効にします。 PCIe* リンク・トレーニングは、コアファブリックが設定される前に、CvP PCIe* IP の PCIe* リンクを確立します。
  2. ホスト デバイスは CvP PCIe* リンクを使用して、コア・ファブリックでデザインをコンフィグレーションします。

CvP アップデート・モードは、以前のフル チップ・ コンフィギュレーションまたは CvP 初期化コンフィギュレーションからすでに確立されている PCIe* リンクを使用して、FPGA コア イメージをアップデートします。 インテル® Agilex™ が後に ユーザーモードに入ると、CvPアップデートモードを使用してFPGAファブリックをリコンフィグレーションできます。このモードには、次の利点があります。

  • コア・アルゴリズムのロジックブロックの変更
  • リリースプロセスの一環としての標準的な更新の実行
  • 複雑なシステムの一部であるさまざまなコンポーネント用コア・プロセッシングのカスタマイズ

インテル® Agilex™ SoCデバイス、CvPは、FPGAコンフィギュレーションのファーストモードでのみサポートされます。

AS ノーマル・モード

アクティブシリアルx4またはASx4またはクアッドSPIは、3バイトおよび4バイトのアドレス指定が可能なフラッシュメモリー をサポートするアクティブコンフィグレーション・スキームです。電源を入れると、SDMは3バイトアドレスを使用してクアッドSPIフラッシュからコンフィグレーション・ファームウェアをロードするブートROMから起動します。コンフィグレーション・ファームウェアがロードされた後、Quad SPIフラッシュは、残りのコンフィグレーション・プロセスで4バイトのアドレス指定を使用して動作します。

AS 高速モード

AS 通常モードと高速モードの唯一の違いは、このモードではコンフィグレーションを開始する前に10 msで遅延しないことです。このモードを使用して、 PCIe* または厳密なタイミング要件を持つ他のシステムの100 msのリンクアップ要件を満たすことができます。

AS高速モードでは、電源投入シーケンスにより、クアッドSPIフラッシュメモリー がSDMの前にリセットされていないことを確認する必要があります。 インテル® Agilex™ デバイスは、リセットを終了した直後にフラッシュメモリー にアクセスします。電源装置は、同じように高速なランプアップを提供できる必要があります。 インテル® Agilex™ デバイスと外部ASx4フラッシュデバイス。この要件を満たさない場合、SDMはメモリー が不足していることを報告します。その結果、コンフィグレーションは失敗します。


セクションの内容
コンフィグレーションおよび関連信号
インテル Agilex デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル

関連情報
1 詳細については、 インテル® Agilex™ プロトコル（CvP）実装ユーザーガイドによるコンフィグレーションを参照してください。
2 CvPを使用する前に、ASスキームを介してペリフェラルイメージまたはフル・イメージ・コンフィグレーションのいずれかをコンフィグレーションする必要があります。次に、CvPを使用してコアイメージをコンフィグレーションできます。
レベル 2 の表題