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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.2.4. ASコンフィグレーション・タイミング・パラメーター
図 40. ASコンフィグレーションにおけるシリアル出力のタイミング図
図 41. ASコンフィグレーションにおけるシリアル入力のタイミング図
シンボル | コンフィグレーション・クロック・ソース | 周波数 | 最小(ms) | 最大(ms) |
---|---|---|---|---|
Text_delay | 内部オシレーター | 115 MHz | 0 | 20 |
77 MHz | 0 | 20 | ||
58 MHz | 0 | 20 | ||
25 MHz | 0 | 24 | ||
OSC_CLK_1 | 166 MHz | 0 | 13.5 | |
40MHz | C | 18 | ||
100 MHz | 0 | 24 | ||
71.5 MHz | 0 | 35 | ||
50 MHz | 0 | 24 | ||
25 MHz | 0 | 24 |
注: タイミング・パラメーターの詳細については、 インテル® Agilex™ Device Data Sheet を参照してください。