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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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5.4.1.3. RSUイメージレイアウト–視点
サブパーティーション・テーブル(SPT)は、クアッドSPIフラッシュの割り当てを管理するために使用されます。
インテル® Quartus® Prime プログラミング・ファイル・ジェネレーターは、初期RSUイメージを作成するときにSPTを作成します。信頼性の高い操作を保証するために、Programming File Generatorは、サブパーティーション・テーブル(SPT0およびSPT1)とコンフィグレーション・ポインター・ブロック(CPB0およびCPB1)の2つのコピーを作成します。
フラッシュに保存されている最初のRSUイメージには、通常、次のパーティーションが含まれています。
サブフィールド名 | 内容 |
---|---|
BOOT_INFO | 決定ファームウェアおよび決定ファームウェア・データ |
FACTORY_IMAGE | ファクトリー・イメージ: |
SPT0 | サブ・パーティーション・テーブル・コピー0 |
SPT1 | サブ・パーティーション・テーブル・コピー1 |
CPB0 | ポインター・ブロック0 |
CPB1 | ポインター・ブロック1 |
P1 | アプリケーション・イメージ 1 |
P2 | アプリケーション・イメージ 2 |
図 68. RSUイメージレイアウト-視点この図では:
- SPT0とSPT1はすべてを指します。
- BOOT_INFO
- ファクトリー・イメージ
- ポインター・ブロック0とポインター・ブロック1
- すべてのアプリケーション・イメージ
- ポインター・ブロック0とポインター・ブロック1は、すべてのアプリケーション・イメージを指します。
要約すると、フラッシュメモリー のビューは2つの点でSDMビューとは異なります。
- 決定ファームウェアのアドレス、決定ファームウェア・データ、およびファクトリー・イメージを知る必要はありません。
- サブパーティーション・テーブルにアクセスできます。サブパーティーション・テーブルは、リモート・システム・アップデートに必要なデータ構造へのアクセスを提供します。