インテルのみ表示可能 — GUID: oet1556746331503
Ixiasoft
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
インテルのみ表示可能 — GUID: oet1556746331503
Ixiasoft
4.1. リセットリリースIP要件を理解する
インテル® Agilex™ デバイスは、コア・ファブリック・ロジックを複数のセクターに分散する、並列のセクターベースのアーキテクチャを使用します。デバイスのコンフィグレーションは、各ローカル・セクター・マネージャー(LSM)が独自のセクターをコンフィグレーションするのと並行して進行します。その結果、FPGAレジスターとコアロジックは、以前のファミリーで常にそうであったように、まったく同時にリセットを終了することはありません。
クロック周波数、デバイスサイズ、およびデザインの複雑さが継続的に増加しているため、リセットからの解放のわずかな違いによる影響を考慮したリセット戦略が必要になります。リセットリリースインテル FPGA IPは、デバイスが完全にユーザーモードに入るまで、制御回路をリセット状態に保ちます。リセットリリース FPGA IP は、デザインで使用するために、内部INIT_DONE信号のnINIT_DONEの反転バージョンを生成します。
nINIT_DONEがアサート (Low) した後、すべてのロジックはユーザー モードになり、正常に動作します。nINIT_DONEシグナルは、次のいずれかの方法で使用できます。
- 外部または内部リセットをゲートします。
- トランシーバーとI/OPLLへのリセット入力をゲート制御します。
- 組み込みメモリーブロック、ステートマシン、シフトレジスターなどのデザインブロックの書き込みイネーブルをゲート制御します。
- デザインのレジスターリセット入力ポートを同期的に駆動します。
重要: 複数のリセットリリースを使用する場合、インテル デザイン内のFPGAIPインスタンス、nINIT_DONE 信号は、SDMの同じソースから直接駆動されます。