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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.1. 機能の説明
Parallel Flash Loader II Intel FPGA IP (PFL II) を MAX® II、 MAX® V、または インテル® MAX® 10デバイスなどの外部ホストで使用して、次のタスクを完了することができます。
- JTAGインターフェイスを使用して、コンフィグレーション・データをフラッシュ・メモリー・ デバイスにプログラムします。
- フラッシュ・メモリー・デバイスから Avalon® -STコンフィグレーション・スキームを使用して インテル® Agilex™ デバイスをコンフィグレーションします。
注: インテル® Agilex™ デバイスでは、以前の Parallel Flash Loader IP ではなく、 Avalon® -ST コンフィギュレーション スキームで Parallel Flash Loader II インテル FPGA IP を使用してください。
注: 現在の実装では、単一のプログラミング・サイクルで2つの別々のPFLイメージを使用して2つのQSPIデバイスをプログラミングすることはサポートされていません。複数のQSPIデバイスをプログラムするには、各QSPIフラッシュデバイスを単一のPFLイメージで個別にプログラムする必要があります。
注: Parallel Flash Loader II インテル FPGA IPは、HPSコールドリセットをサポートしていません。
注: Parallel Flash Loader II インテル FPGAIPは Avalon® ストリーミング・インターフェイス インテル Agilex コンフィギュレーション時間の見積もり (FM) で説明されている最大スループットでインテルが駆動できなくなります 。