インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 5/30/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド 2. インテル® Agilex™ コンフィグレーションの詳細 3. インテル® Agilex™ コンフィグレーション・スキーム 4. デザインでReset Release Intel® FPGA IPを含む 5. リモート・システム・アップデート (RSU) 6. インテル® Agilex™ コンフィグレーション機能 7. インテル® Agilex™ デバイス・ユーザーガイド 8. インテル® Agilex™ IPユーザーガイド・アーカイブ 9. インテル® Agilex™ IPユーザーガイドの改訂履歴
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて 1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよび関連信号 1.1.2. インテル® Agilex™ デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー
1.2.1. セキュア・デバイス・マネージャー x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Agilex™ SoCデバイスの起動順序の指定
2. インテル® Agilex™ コンフィグレーションの詳細 x
2.1. インテル® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィギュレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. インテル® Agilex™ のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. インテル® Agilex™ コンフィギュレーション時間の見積もり (FM) 2.8. 圧縮された.sof ファイルの生成
2.5. インテル® Agilex™ のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 多目的ピンの有効化 2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 2.5.3.4. 電源管理およびSmartVID用のSDMI/Oピン 2.5.3.5. 部分リコンフィグレーション（PR）用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONEおよびINIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. 設定クロックソースの設定 2.6.2. OSC_CLK_1 Clock Input
3. インテル® Agilex™ コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングルデバイスのコンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IPコアの生成 3.1.7.4. PFL II IP コアの制約 3.1.7.5. PFL II IPコアの使用
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IPコアの生成 x
3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションのための単一のPFL II IPの作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IP コアの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約 3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
3.1.7.5. PFL II IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュデバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリー のレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. .pofファイルをシリアル・フラッシュ・デバイスにプログラミングする 3.2.10.3. .jicファイルをシリアル・フラッシュ・デバイスにプログラミングする
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用したJTAGシングル・デバイス・コンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用した JTAG マルチ・デバイス・コンフィギュレーション
4. デザインでReset Release Intel® FPGA IPを含む x
4.1. リセットリリースIP要件を理解する 4.2. デザインでのIPのインスタンス化 4.3. PLLリセット信号のゲート 4.4. 部分リコンフィグレーション（PR）を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシンロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. Remote System Update (AS) 5.1.3. リモート・システム・アップグレード・コンフィギュレーション・サポート 5.1.4. リモート システム アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリアップデート・イメージによるアップデート
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–視点
5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 x
5.4.1.2.1. ファームウェアバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティーションのレイアウト 5.4.2.2. サブパーティーション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期 RSU イメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する 5.5.4. クアッドSPI操作を実行するためのコマンド・シーケンス
5.5.1. 初期 RSU イメージの生成 x
5.5.1.1. SOF ファイルを使用した初期 RSU イメージの生成 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Agilex™ コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Agilex™ デバイス・ユーザーガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. インテル® Agilex™ コンフィグレーション・スキームの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の違い 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーはコンフィグレーションに失敗する可能性があります 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド
2. インテル® Agilex™ コンフィグレーションの詳細
3. インテル® Agilex™ コンフィグレーション・スキーム
4. デザインでReset Release Intel® FPGA IPを含む
5. リモート・システム・アップデート (RSU)
6. インテル® Agilex™ コンフィグレーション機能
7. インテル® Agilex™ デバイス・ユーザーガイド
8. インテル® Agilex™ IPユーザーガイド・アーカイブ
9. インテル® Agilex™ IPユーザーガイドの改訂履歴

3.1.7.2.1. PFL IIパラメーター

表 23.  PFL IIの　General パラメーター
オプション 値 説明
What operating mode will be used?
  • Flash Programming
  • FPGA Configuration
  • Flash Programming and FPGA Configuration
フラッシュ・プログラミングおよびFPGAコンフィグレーションを1つのIPコアで制御するのか、またはこれらの機能を個々のブロックと機能で個別に制御するのかのOperatingモードを指定します。
What is the targeted flash?
  • CFI Parallel Flash
  • Quad SPI Flash
PFL IPコアに接続するフラッシュ・メモリー・デバイスを指定します。
使用しないときは、フラッシュ・バス・ピンをトライステートに設定します
  • On
  • Off
PFL IPコアがフラッシュメモリーへのアクセスを必要としない場合、PFL IPコアがフラッシュ・メモリー・デバイスとインターフェイスしているすべてのピンをトライステートにすることを可能にします。
表 24.  PFL Flash Interface Settingパラメーター
オプション 値 説明
How many flash devices will be used?
  • 1～16
PFL IPコアに接続するフラッシュ・メモリー・デバイスの数を指定します。
What's the largest flash device that will be used?
  • 8 Mbit～4 Gbit

FPGAコンフィグレーションにプログラミングまたは使用されるフラッシュ・メモリー・デバイスの集積度を指定します。PFL IPコアに複数のフラッシュ・メモリー・デバイスが接続されている場合、最大のフラッシュ・メモリー・デバイスの集積度を指定します。

デュアルモードCFIおよびNANDフラッシュデバイスの場合、2つのCFIフラッシュの集積度の合計に相当する集積度を選択します。例えば、2つの512 MBのCFI フラッシュを使用する場合、CFI 1 Gbitを選択します。(CFI Parallel FlashまたはNAND Flashを選択した場合にのみ使用可能です。)

What is the flash interface data width
  • 8
  • 16
  • 32

フラッシュデータ幅をビット単位で指定します。フラッシュデータ幅は、使用するフラッシュ・メモリー・デバイスによって異なります。複数のフラッシュ・メモリー・デバイスをサポートするには、データ幅は接続されているすべてのフラッシュ・メモリー・デバイスで同一である必要があります。

CFIフラッシュの場合、2つのCFIフラッシュのデータ幅の合計に相当するフラッシュデータ幅を選択します。例えば、デュアルP30またはP33ソリューションをターゲットにしている場合、各CFIフラッシュデータ幅が16ビットであるため、32 bitsを選択する必要があります。(CFI Parallel FlashまたはNAND Flashを選択した場合にのみ使用可能です。)

Allow user to control FLASH_NRESET pin
  • オン
  • Off

フラッシュ・メモリー・デバイスのリセットピンに接続するために、PFL IPコアに flash_nreset ピンを作成します。Low信号はフラッシュ・メモリー・デバイスをリセットします。バーストモードでは、このピンはデフォルトで使用可能です。

SpansionのGLフラッシュ・デバイスを使用する場合、このピンはフラッシュ・デバイスのRESET#ピンに接続します。

表 25.  PFL Flash Programmingパラメーター
オプション 値 説明
Flash programming IP optimization target
  • Area
  • Speed
フラッシュ・プログラミングIPの最適化を指定します。速度に対してPFL IPコアを最適化する場合、フラッシュのプログラミング・タイムは短縮されますが、IPコアではより多くのLEを使用します。エリアに対してPFL IPコアを最適化する場合、IPコアでのLEの使用量は少なくなりますが、フラッシュのプログラミング・タイムは長くなります。(CFI Parallel Flashを選択した場合にのみ使用可能です。)
Flash programming IP FIFO size
  • 16
  • 32
フラッシュ・プログラミングIPの最適化にSpeedを選択した場合、FIFOサイズを指定します。PFL IPコアは追加のLEを使用して、フラッシュ・プログラミング中にデータをプログラミングするために、一次的なストレージとしてFIFOを実装します。FIFOサイズが大きいほど、プログラミング・タイムは短くなります。(CFI Parallel Flashを選択した場合にのみ使用可能です。)
Add Block-CRC verification acceleration support
  • On
  • Off
検証を高速化するためのブロックを追加します。
表 26.  PFL II FPGA Configurationパラメーター
オプション 値 説明
What is the external clock frequency? 入力クロックの周波数を指定します。 FPGAをコンフィグレーションするためのIPコアに対してユーザーが提供するクロック周波数を指定します。クロック周波数は、FPGAがコンフィグレーションに対して許容できる最大クロック (DCLK) 周波数の2倍を超えてはいけません。PFL IPコアは、入力クロックの最大周波数を2で分周できます。
What is the flash access time? フラッシュ・データシートからアクセス時間を提供します。

フラッシュアクセス時間を指定します。この情報は、フラッシュ・データシートから入手できます。インテルは、必要な時間以上のフラッシュアクセス時間を指定することをお勧めします。

CFIパラレルフラッシュに向けた単位はnsで、NANDフラッシュに向けた単位はusです。NANDフラッシュはバイトではなくページを使用するため、より長いアクセスタイムを必要とします。このオプションは、クアッドSPIフラッシュではディスエーブルされます。
What is the byte address of the option bits, in hex? オプションビットのバイトアドレスを指定します。

フラッシュメモリー のオプションビット開始アドレスを指定します。開始アドレスは8KBの境界上にある必要があります。このアドレスは、.sofから.pofへの変換時に指定したビットセクターアドレスと同じである必要があります。 。

詳しくは、Intel Agilex Configuration User Guideを参照してください。

Which FPGA configuration scheme will be used?
  • Avalon® -ST x8
  • Avalon® -ST x16
  • Avalon® -ST x32
係数幅を指定します。
What should occur on configuration failure?
  • Halt
  • Retry same page
  • Retry from fixed address
コンフィグレーションが失敗した後のコンフィグレーション動作を指定します。
  • Haltを選択すると、FPGAコンフィグレーションは失敗後に完全に停止します。
  • Retry same pageを選択すると、PFL IPコアは同じページの失敗データを使ってFPGAをリコンフィグレーションします。
  • Retry from fixed addressを選択すると、PFL IPコアは失敗があった次のオプションフィールドの固定アドレスからのデータで、FPGAをリコンフィグレーションします。
What is the byte address to retry from failure — Configuration failure optionでRetry from fixed addressを選択した場合、このオプションは、コンフィグレーションが失敗した際に、II IPコアがリコンフィグレーションから読み出すフラッシュアドレスを指定します。
Include input to force reconfiguration
  • On
  • Off
FPGAのリコンフィグレーションをイネーブルするために、オプションのリコンフィグレーション入力ピン (pfl_nreconfigure) を含めます。
リモート・システム・アップグレードをサポートするためにウォッチドッグ・タイマーをイネーブルします。
  • On
  • Off
リモート・システム・アップグレードのサポート用に、ウォッチドッグ・タイマーをイネーブルします。このオプションをオンにすると、pfl_reset_watchdog 入力ピンと pfl_watchdog_error 出力ピンがイネーブルされ、ウォッチドッグ・タイマーがタイムアウトするまでの期間を指定します。このウォッチドッグ・タイマーは、pfl_clk frequency 周波数で動作するタイムカウンターです。
Time period before the watchdog timer times out — ウォッチドッグ・タイマーのタイムアウト期間を指定します。デフォルトのタイムアウト期間は、100 msです。
Use advance read mode?
  • Normal mode
  • インテル Burst mode
  • 16 byte page mode (GL only)
  • 32 byte page mode (MT28EW)
  • Micron Burst Mode (M58BW)
このオプションにより、FPGAコンフィギュレーション中の読み出しプロセスの全体的なフラッシュアクセス時間が改善されます。
  • ノーマルモード-すべてのフラッシュメモリー に適用可能
  • インテルNormal mode-バーストをサポートするデバイスに適用できます。シーケンシャル読み出しアクセス時間を短縮します。
  • 16 byte page mode (GL only)-サイプレスGLフラッシュメモリー にのみ適用可能
  • 32 byte page mode (MT28EW)-MT28EWにのみ適用可能
  • Micron Burst Mode (M58BW)-MicronM58BWフラッシュメモリー にのみ適用可能
フラッシュ・メモリー・ デバイスの読み出しアクセスモードの詳細については、それぞれのフラッシュ・メモリー・データシートを参照してください。
Latency count
  • 3
  • 4
  • 5
インテル バーストモードのレイテンシー・カウントを指定します 。
レベル 2 の表題