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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング
デザインをコンパイルすると、 インテル® Quartus® Primeソフトウェアは.sofを生成します。.sof を使用して.pofを生成します。このプロセスには、次の手順が含まれます。
- インテル® Quartus® Prime File > Programming File Generatorを使用して PFL II IP の.pofを生成します。
- インテル® Quartus® Prime Programmer を使用して インテル® Agilex™ デバイス.pofをフラッシュ デバイスに書き込みます。
図 20. JTAGインターフェイスを使用したCFIフラッシュメモリーのプログラミング
PFL II IPコアは、バースト読み出しモードのデュアル・フラッシュ・メモリー・ デバイスをサポートして、コンフィグレーション時間を短縮します。同じデータバス、クロック、および制御信号を使用して、2つのMT28EWCFIフラッシュ・メモリー・ デバイスをホストに並列に接続できます。インテルは、2つの非MT28WCFIフラッシュ・メモリー・ デバイスをPFL II IPコアに並列接続することはサポートされていません。 FPGAコンフィギュレーション実行中に、AVST_CLK周波数は、flash_clk周波数よりも4倍高速です。
図 21. デュアルMT28EW CFIフラッシュ・メモリー・デバイスを備えたPFL IPコアデュアルMT28EW CFIフラッシュ・ソリューションのフラッシュ・メモリー・デバイスは、同じデバイスファミリーおよびメーカーからの同じメモリー集積度を備えている必要があります。