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Ixiasoft
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約
pfl_clkクロックと生成されたAVST_CLKクロックを作成します。
以下の例は、clk_50m_sysmax入力クロックによって供給される、50 MHz で動作するpfl_clkクロックを作成します。
set pfl_clk_period 20.000
create_clock -name {clk_50m_sysmax} -period $pfl_clk_period [get_ports {clk_50m_sysmax}]
create_generated_clock -name AVST_CLK -source [get_ports {clk_50m_sysmax}] [get_ports {avst_clk}]
PFL II IP出力ピンの出力遅延の設定
以下の例では、AvST_DATAおよびAvST_VALIDピンの出力遅延を設定しています。
set avst_data_tracemax 0.250
set avst_data_tracemin 0.000
set avst_clk_tracemax 0.250
set avst_clk_tracemin 0.000
set fpga_Tsu 2.100
set fpga_Th 0.100
set fpga_out_max_dly [expr $avst_data_tracemax + $fpga_Tsu - $avst_clk_tracemin]
set fpga_out_min_dly [expr $avst_data_tracemin - $fpga_Th - $avst_clk_tracemax]
set_output_delay -add_delay -max -clock [get_clocks {AVST_CLK}] $fpga_out_max_dly [get_ports {avst_d[*] avst_valid}]
set_output_delay -add_delay -min -clock [get_clocks {AVST_CLK}] $fpga_out_min_dly [get_ports {avst_d[*] avst_valid}]
フォルスパスの設定
AVST_READY入力ピンはAVST_CLKクロックと同期していないため、このピンをフォルパスに設定できます。 ホストは、2 ステージ・レジスターー・シンクロナイザーを使用して、AVST_READY信号をAVST_CLK信号に同期させる必要があります。
set_false_path -from [get_ports {avst_ready}] -to *