インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 5/30/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド 2. インテル® Agilex™ コンフィグレーションの詳細 3. インテル® Agilex™ コンフィグレーション・スキーム 4. デザインでReset Release Intel® FPGA IPを含む 5. リモート・システム・アップデート (RSU) 6. インテル® Agilex™ コンフィグレーション機能 7. インテル® Agilex™ デバイス・ユーザーガイド 8. インテル® Agilex™ IPユーザーガイド・アーカイブ 9. インテル® Agilex™ IPユーザーガイドの改訂履歴
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて 1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよび関連信号 1.1.2. インテル® Agilex™ デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー
1.2.1. セキュア・デバイス・マネージャー x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Agilex™ SoCデバイスの起動順序の指定
2. インテル® Agilex™ コンフィグレーションの詳細 x
2.1. インテル® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィギュレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. インテル® Agilex™ のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. インテル® Agilex™ コンフィギュレーション時間の見積もり (FM) 2.8. 圧縮された.sof ファイルの生成
2.5. インテル® Agilex™ のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 多目的ピンの有効化 2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 2.5.3.4. 電源管理およびSmartVID用のSDMI/Oピン 2.5.3.5. 部分リコンフィグレーション（PR）用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONEおよびINIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. 設定クロックソースの設定 2.6.2. OSC_CLK_1 Clock Input
3. インテル® Agilex™ コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングルデバイスのコンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IPコアの生成 3.1.7.4. PFL II IP コアの制約 3.1.7.5. PFL II IPコアの使用
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IPコアの生成 x
3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションのための単一のPFL II IPの作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IP コアの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約 3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
3.1.7.5. PFL II IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュデバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリー のレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. .pofファイルをシリアル・フラッシュ・デバイスにプログラミングする 3.2.10.3. .jicファイルをシリアル・フラッシュ・デバイスにプログラミングする
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用したJTAGシングル・デバイス・コンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用した JTAG マルチ・デバイス・コンフィギュレーション
4. デザインでReset Release Intel® FPGA IPを含む x
4.1. リセットリリースIP要件を理解する 4.2. デザインでのIPのインスタンス化 4.3. PLLリセット信号のゲート 4.4. 部分リコンフィグレーション（PR）を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシンロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. Remote System Update (AS) 5.1.3. リモート・システム・アップグレード・コンフィギュレーション・サポート 5.1.4. リモート システム アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリアップデート・イメージによるアップデート
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–視点
5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 x
5.4.1.2.1. ファームウェアバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティーションのレイアウト 5.4.2.2. サブパーティーション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期 RSU イメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する 5.5.4. クアッドSPI操作を実行するためのコマンド・シーケンス
5.5.1. 初期 RSU イメージの生成 x
5.5.1.1. SOF ファイルを使用した初期 RSU イメージの生成 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Agilex™ コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Agilex™ デバイス・ユーザーガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. インテル® Agilex™ コンフィグレーション・スキームの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の違い 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーはコンフィグレーションに失敗する可能性があります 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド
2. インテル® Agilex™ コンフィグレーションの詳細
3. インテル® Agilex™ コンフィグレーション・スキーム
4. デザインでReset Release Intel® FPGA IPを含む
5. リモート・システム・アップデート (RSU)
6. インテル® Agilex™ コンフィグレーション機能
7. インテル® Agilex™ デバイス・ユーザーガイド
8. インテル® Agilex™ IPユーザーガイド・アーカイブ
9. インテル® Agilex™ IPユーザーガイドの改訂履歴

2.1. インテル® Agilex™ コンフィグレーションのタイミング図

図 4. 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図

SDMは、 インテル® Agilex™ デバイス・コンフィグレーションを駆動します。

パワー・オン・ステータス

パワー・オン・リセット（POR）は インテル® Agilex™ 電源出力が推奨動作範囲内になるまで、デバイスはリセット状態になります。tRAMP は、最大電源ランプ時間を定義します。電源装置のランプ時間がtRAMP 時間を満たされない場合、 インテル® Agilex™ デバイスのI/Oピンの状態は不明です。

PORの詳細については、 インテル® Agilex™ 電力管理ユーザーガイドを参照してください。tRAMP については インテル® Agilex™ デバイス・データセットを参照してください 。

最初のコンフィグレーション・タイミング

図の最初のセクションは、通常の電源投入時のリセット後の初期コンフィグレーションの予想されるタイミングを示しています。最初に、アプリケーション・ロジックは nCONFIG 信号Low（POR）を駆動します。通常の状態では、nSTATUS は現在のコンフィグレーション状態を反映するため、nCONFIG に従います。nCONFIGは、nSTATUS と同じ値を持つ場合にのみ変更する必要があります。
注: 有効なを受け取るには nSTATUS デバイスからの応答の場合、ホストは、デバイスの電源グループ3が推奨動作条件にパワーアップされた後、および最大POR遅延仕様が満たされた後にのみこの信号を監視する必要があります。詳細については、 インテル® Agilex™ デバイスデータシートのPOR遅延仕様を参照してください。

エラーが発生した場合、 nSTATUS デバイスがリコンフィグレーションを受け入れる準備ができると、パルスがローになり、ハイがアサートされます。

タイミング図の一部の初期コンフィグレーション数字は、次のイベントをマークします。

  1. SDMが起動し、指定されたFPGAコンフィギュレーション・スキームを決定するためのMSEL信号をサンプリングします。SDM は、次の電源サイクルまでMSELピンを再度サンプリングしません。
  2. とともに nCONFIG信号がLowの場合、SDMは起動後にアイドルモードに入ります。
    注: Avalon® -ST x16 および x32 コンフィギュレーション・スキームの場合、ホストは、nSTATUSをLowにサンプリングするまで、nCONFIGをLowに駆動する必要があります。ホストが nSTATUSをLowにサンプリングするまでnCONFIGをLowに駆動できなかった場合、コンフィギュレーションが失敗する可能性があります。
  3. 外部ホストが駆動するとき nCONFIG 信号がHighの場合、SDMはコンフィグレーションを開始します。 SDMは nSTATUS 信号をHighに駆動し、FPGAコンフィギュレーションの開始を通知します。SDM は、MSELバスが手順 1で指定したインターフェイスでコンフィギュレーション・ビットストリームを受信します。コンフィギュレーション全体を通して、AVST_READYがディアサートされる可能性があり、AVST_VALIDが 6 サイクル以内にディアサートされる必要があります。
  4. SDMは CONF_DONE 信号がHighを駆動し、SDMがビットストリームを正常に受信したことを示します。
  5. インテル® Agilex™ デバイスがINIT_DONEをアサートしてFPGA がユーザーモードになったことを示すと、GPIO ピンは高インピーダンス状態を終了します。CONF_DONE と INIT_DONE間のアサーションの時間は可変です。

    FPGAの最初のコンフィグレーションの場合、INIT_DONE レジスターとステートマシンを含むFPGAファブリックの初期化後にアサートします。

    HPSの最初のコンフィグレーションの場合、HPSアプリケーションがCONF_DONE と INIT_DONE間の時間を制御します 。 INIT_DONEは、U-BootなどのHPSで実行されているソフトウェアまたはオペレーティング・システム（OS）がコンフィグレーションを開始するまで、FPGAはコンフィグレーションを行い、ユーザーモードに入るまでアサートしません。

    デバイス全体が同時にユーザーモードに入るわけではありません。インテルは、デザインでReset Release Intel FPGA IPを含むで説明されているように、リセットリリースを含める必要があります 。リセットリリース Intel® FPGA IPのnINIT_DONE出力を使用してFPGAファブリック全体がユーザーモードになるまで、アプリケーション・ロジックをリセット状態に保ちます。このIPをデザインに含めないと、アプリケーション・ロジックが断続的に失敗する可能性があります。

リコンフィグレーションのタイミング

タイミング図の2番目のイベントは、 インテル® Agilex™ デバイスのリコンフィグレーションを示します。電源投入後にMSEL設定を変更する場合、 インテル® Agilex™ の電源を入れ直す必要があります 。電源を入れ直すと、デバイスをリコンフィグレーションする前に、SDM がMSELピンをサンプリングするように強制されます。

タイミング図のリコンフィグレーション一部の数字 は、次のイベントをマークします。

  1. 外部ホスト nCONFIG 信号がLowに駆動します。 nCONFIG デバイスが駆動するまで信号をローに保持する必要があります nSTATUS 信号が低い。
  2. SDMはデバイスのクリーニングを開始します。
  3. SDMは nSTATUS デバイスのクリーニングが完了すると、信号がLowになります。
  4. 外部ホストは nCONFIG リコンフィグレーションを開始するためにHighに信号を送ります。
  5. SDM はnSTATUS信号をHighに駆動し、デバイスがリコンフィグレーションの準備ができていることを通知し、リコンフィグレーションを開始します。
    注: nSTATUS信号を監視しない場合、少なくとも 1000 msの間 nCONFIG信号をLowにパルスして、リコンフィグレーション要求を開始します。

回復可能なコンフィグレーション・エラー

図 5. リコンフィグレーションのタイミング時の回復可能なエラー図

タイミング図のコンフィグレーション・エラーの一部の数字は、次のイベントをマークします。

  1. SDM は、回復可能なコンフィグレーション・エラーを示すために、デバイスデータシートで指定された期間、nSTATUS信号をLowに駆動します。 インテル® Agilex™ デバイスは、デバイスが完全なコンフィギュレーション・ビットストリームを受信しなかったことを示すCONF_DONEをアサートしない場合があります。 デバイスは、コンフィグレーションが正常に完了しなかったことを示す INIT_DONE をアサートしません。nSTATUSが High 状態に戻るまで、nCONFIGをHighに駆動し続ける必要があります。

    JTAG コンフィギュレーション中にエラーが発生した場合、SDM は nSTATUS信号の状態を変更しません。 Programmer がエラー報告用に生成するエラーメッセージを監視できます。

  2. SDM はエラー状態になります。 エラー状態の間、nCONFIGは High 状態にある必要があります。 アプリケーションは、コンフィグレーションを再開するために、nCONFIG をHighからLowに駆動し、次に Low から High に駆動する必要があります。
  3. nCONFIG信号がLowになると、SDM はアイドル状態になります。 デバイスは、nCONFIGでLowから High への遷移を駆動することにより、再構成の準備ができています。 デバイスの電源を切る手順に従って、デバイスの電源を入れ直すこともできます。
    注: nCONFIG信号は、nSTATUS と同じ値の場合にのみレベルを変更できます。 この制限は、nSTATUS = 1 の場合、nCONFIGが 1 から 0 に遷移できることを意味します。nSTATUS = 0 の場合、nCONFIGは 0 から 1 に遷移できます。エラー報告とは別に、nSTATUS はnCONFIG に従うようにのみ変更されます。

回復不能のコンフィグレーション・エラー

図 6. リコンフィグレーションの回復不可能なエラーのタイミング図

まれに、コンフィグレーション・エラーまたはセキュリティー・イベントが回復不能になることがあります。 このような場合、SDM はnSTATUSをLowに駆動し、Lowのままにします。 再構成プロセスを再開するには、電源の再投入を実行する必要があります。 すべての再構成状況下でエラー回復を確実にするために、インテルは、nSTATUSを継続的に監視し、必要に応じてデバイスの電源サイクルを有効にするようにシステムをデザインすることをお勧めします。

SDM RAM でダブル ビット ECC エラーが発生した場合、nSTATUSもLowにアサートされ、Lowのままであることに注意してください。

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