インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 5/30/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド 2. インテル® Agilex™ コンフィグレーションの詳細 3. インテル® Agilex™ コンフィグレーション・スキーム 4. デザインでReset Release Intel® FPGA IPを含む 5. リモート・システム・アップデート (RSU) 6. インテル® Agilex™ コンフィグレーション機能 7. インテル® Agilex™ デバイス・ユーザーガイド 8. インテル® Agilex™ IPユーザーガイド・アーカイブ 9. インテル® Agilex™ IPユーザーガイドの改訂履歴
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて 1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよび関連信号 1.1.2. インテル® Agilex™ デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー
1.2.1. セキュア・デバイス・マネージャー x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Agilex™ SoCデバイスの起動順序の指定
2. インテル® Agilex™ コンフィグレーションの詳細 x
2.1. インテル® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィギュレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. インテル® Agilex™ のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. インテル® Agilex™ コンフィギュレーション時間の見積もり (FM) 2.8. 圧縮された.sof ファイルの生成
2.5. インテル® Agilex™ のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 多目的ピンの有効化 2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 2.5.3.4. 電源管理およびSmartVID用のSDMI/Oピン 2.5.3.5. 部分リコンフィグレーション（PR）用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONEおよびINIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. 設定クロックソースの設定 2.6.2. OSC_CLK_1 Clock Input
3. インテル® Agilex™ コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングルデバイスのコンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IPコアの生成 3.1.7.4. PFL II IP コアの制約 3.1.7.5. PFL II IPコアの使用
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IPコアの生成 x
3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションのための単一のPFL II IPの作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IP コアの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約 3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
3.1.7.5. PFL II IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュデバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリー のレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. .pofファイルをシリアル・フラッシュ・デバイスにプログラミングする 3.2.10.3. .jicファイルをシリアル・フラッシュ・デバイスにプログラミングする
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用したJTAGシングル・デバイス・コンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用した JTAG マルチ・デバイス・コンフィギュレーション
4. デザインでReset Release Intel® FPGA IPを含む x
4.1. リセットリリースIP要件を理解する 4.2. デザインでのIPのインスタンス化 4.3. PLLリセット信号のゲート 4.4. 部分リコンフィグレーション（PR）を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシンロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. Remote System Update (AS) 5.1.3. リモート・システム・アップグレード・コンフィギュレーション・サポート 5.1.4. リモート システム アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリアップデート・イメージによるアップデート
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド クアッドSPIフラッシュのリセット RSUSDMコマンドの使用例 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–視点
5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 x
5.4.1.2.1. ファームウェアバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティーションのレイアウト 5.4.2.2. サブパーティーション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期 RSU イメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する 5.5.4. クアッドSPI操作を実行するためのコマンド・シーケンス
5.5.1. 初期 RSU イメージの生成 x
5.5.1.1. SOF ファイルを使用した初期 RSU イメージの生成 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Agilex™ コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Agilex™ デバイス・ユーザーガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. インテル® Agilex™ コンフィグレーション・スキームの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の違い 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーはコンフィグレーションに失敗する可能性があります 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド
2. インテル® Agilex™ コンフィグレーションの詳細
3. インテル® Agilex™ コンフィグレーション・スキーム
4. デザインでReset Release Intel® FPGA IPを含む
5. リモート・システム・アップデート (RSU)
6. インテル® Agilex™ コンフィグレーション機能
7. インテル® Agilex™ デバイス・ユーザーガイド
8. インテル® Agilex™ IPユーザーガイド・アーカイブ
9. インテル® Agilex™ IPユーザーガイドの改訂履歴

5.3.1. 操作コマンド

クアッドSPIフラッシュのリセット

重要: インテル® Agilex™ デバイスの場合、シリアルフラッシュまたはクアッドSPIフラッシュ・リセット・ピンをAS_nRSTピンに接続する必要があります。SDMは、QSPIリセットを完全に制御する必要があります。クアッドSPIリセットピンを外部ホストには接続しないでください。

RSUSDMコマンドの使用例

重要: すべてのRSU関連のSDMコマンド（RSU_IMAGE_UPDATE、RSU_GET_SPT、 RSU_STATUS、とRSU_NOTIFY）は、FPGAがASx4コンフィギュレーション・モードを使用してQSPIフラッシュからRSUイメージをロードする場合にのみ有効です。
表 40.  コマンドのリストおよび説明
コマンド コード (16進数) コマンド長 13 応答長 13 説明
RSU_IMAGE_UPDATE 5C 2 0

ファクトリーまたはアプリケーション・イメージのいずれかであるデータソースからリコンフィグレーションをトリガーします。

このコマンドは、フラッシュ内のリコンフィグレーション・データ・アドレスを指定するための64ビットのオプションの引数を取ります。引数をIPに送信する際は、最初にビット[31:0]を送信し、次にビット[63:32]を送信します。この引数が指定されていない場合、その値は0と見なされます。

  • Bit [31:0]: アプリケーション・イメージの開始アドレス。
  • Bit [63:32]: 予約済み (0として書き込み)。

Once the device processes this command, it returns the response header to response FIFO before it proceeds to reconfigure the device. Ensure the host PC or host controller stops servicing other interrupts and focuses on reading the response header data to indicate the command completed successfully. Otherwise, the host PC or host controller may not be able to receive the response once the reconfiguration process started.

Once the device proceeds with reconfiguration, the link between the external host and FPGA is lost. If you use PCIe in your design, you need to re-enumerate the PCIe link.

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセットで指定されている指示に従う必要があります。
RSU_GET_SPT 5A 0 4

RSU_GET_SPTは、RSUが使用する2つのサブ・パーティーション表 (SPT0とSPT1) のクアッドSPIフラッシュの位置を取得します。

4ワードの応答には、次の情報が含まれます。
ワード 名前 説明
0 SPT0[63:32] クアッドSPIフラッシュのSPT0アドレスです。
1 SPT0[31:0]
2 SPT1[63:32] クアッドSPIフラッシュのSPT1アドレスです。
3 SPT1[31:0]
CONFIG_STATUS 4 0 6

最後のリコンフィグレーションの状態を報告します。このコマンドを使用し、コンフィグレーション中および終了後のコンフィグレーション状態を確認することができます。応答には次の情報が含まれます。
ワード 概要 説明
0 状態 最新のコンフィグレーションに関連するエラーについて説明します。コンフィグレーション・エラーがない場合は0が返されます。
エラーフィールドには2つのフィールドがあります。
  • 上位16ビット: 主要なエラーコード
  • 下位16ビット: 軽微なエラーコード

詳細については、Mailbox Client Intel® FPGA IPユーザーガイド 内、Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptionsを参照してください。

1 Quartusバージョン
Available in インテル® Quartus® Prime software versions between 19.4 and 21.2, the field displays:
  • Bit [31:28]: Index of the firmware or decision firmware copy that was used the most recently. Possible values are 0, 1, 2, and 3.
  • Bit [27:24]: Reserved
  • Bit [23:16]: Value is '0'
Available in インテル® Quartus® Prime software version 21.3 or later, the Quartus version displays:
  • Bit [31:28]: Index of the firmware or decision firmware copy that was used the most recently. Possible values are 0, 1, 2, and 3.
  • Bit [27:24]: Reserved
  • Bit [23:16]: Major Quartus release number
  • Bit [15:8]: Minor Quartus release number
  • Bit [7:0]: Quartus update number
For example, in インテル® Quartus® Prime software version 21.3.1, the following values represent the major and minor Quartus release numbers, and the Quartus update number:
  • Bit [23:16] = 8'd21 = 8'h15
  • Bit [15:8] = 8'd3 = 8'h3
  • Bit [7:0] = 8'd1 = 8'h1
2 ピンの状態
  • Bit [31]: Current nSTATUS output value (active low)
  • Bit [30]: Detected nCONFIG input value (active low)
  • Bit [29:8]: Reserved
  • Bit [7:6]: Configuration clock source
    • 01 = Internal oscillator
    • 10 = OSC_CLK_1
  • Bit [5:3]: Reserved
  • Bit [2:0]: The MSEL value at power up
3 ソフト機能の状態 SDMピンに機能が割り当てられているかどうかにかかわらず、各ソフト機能の値を含みます。
  • Bit [31:6]: 予約済み
  • Bit [5]: HPS_WARMRESET
  • Bit [4]: HPS_COLDRESET
  • Bit [3]: SEU_ERROR
  • Bit [2]: CVP_DONE
  • Bit [1]: INIT_DONE
  • Bit [0]: CONF_DONE
4 エラー位置 エラーの位置を含みます。エラーがなければ0を返します。
5 エラー詳細 エラーの詳細を含みます。エラーがなければ0を返します。
RSU_STATUS 5B 0 9 現在のリモート・システム・アップグレードの状態を報告します。このコマンドを使用し、コンフィグレーション中および終了後のコンフィグレーション状態を確認することができます。このコマンドは次の応答を返します。
ワード Summary 説明
0-1 現在のイメージ 現在実行中のアプリケーション・イメージのフラッシュオフセットです。
2-3 失敗したイメージ

最後に失敗したアプリケーション・イメージのフラッシュオフセットです。フラッシュメモリーに複数のイメージがある場合、最初に失敗したイメージの値を格納します。値がすべて0であれば、失敗したイメージがないことを示します。失敗したイメージがない場合、続くワードのステータス情報に意味のあるデータは含まれていません。

注: ASx4からリコンフィグレーションするための nCONFIG の立ち上がりエッジでは、このフィールドはクリアされません。失敗したイメージに関する情報が更新されるのは、Mailbox Clientが新しい RSU_IMAGE_UPDATE コマンドを受信し、アップデート・イメージから正常にコンフィグレーションされた場合のみです。
4 状態 失敗したイメージの失敗コードです。
エラーフィールドには2つの部分があります。
  • Bit [31:16]: 主要なエラーコード
  • Bit [15:0]: 軽微なエラーコード

失敗がない場合は0を返します。詳細については、Mailbox Client Intel® FPGA IPユーザーガイド 内、Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptionsを参照してください。

5 Version

RSUインターフェイスのバージョンとエラーソースです。

For more information, refer to RSU Status and Error Codes section in the Hard Processor System Remote System Update User Guide.

6 エラー位置 失敗したイメージのエラー位置を格納します。エラーがない場合は0を返します。
7 エラー詳細 失敗したイメージのエラー詳細を格納します。エラーがなければ0を返します。
8 現在のイメージ再試行カウンター

現在のイメージに対して試行された再試行の数です。カウンターは最初は0です。カウンターは、最初の再試行後は1に設定され、2回目の再試行後には2に設定されます。

インテル® Quartus® Prime Settings File (.qsf) での再試行の最大数を指定します。コマンドは次のとおりです。set_global_assignment -name RSU_MAX_RETRY_COUNT 3。MAX_RETRY カウンターの有効な値は1から3です。使用可能な再試行の実際の数は MAX_RETRY -1 です。

This field was added in version 19.3 of the インテル® Quartus® Primeプロ・エディション software.

RSU_NOTIFY 5D 1 0
RSU_STATUS 応答のすべてのエラー情報をクリアし、再試行カウンターをリセットします。1ワードの引数には、次のフィールドがあります。
  • 0x00050000: 現在のリセット再試行カウンターをクリアします。現在の再試行カウンターをリセットすると、現在のイメージが初めて正常にロードされたかのように、カウンターがゼロに戻ります。
  • 0x00060000: エラーステータス情報をクリアします。
  • 他のすべての値は予約済みです。

This command is not available before version 19.3 of the インテル® Quartus® Primeプロ・エディション software.

QSPI_OPEN 32 0 0

クアッドSPIへの排他的アクセスを要求します。この要求は、他のQSPI要求の前に発行します。クアッドSPIが使用されておらず、SDMがデバイスをコンフィグレーションしていない場合、SDMは要求を受け入れます。SDMがアクセスを許可した場合はOKを返します。

SDMは、このメールボックスを使用するクライアントに排他的アクセスを許可します。他のクライアントは、QSPI_CLOSE コマンドを使用したアクティブなクライアントによりアクセスが閉じられるまで、クアッドSPIにアクセスできません。

デフォルトでは、HPSのソフトウェア・コンフィグレーションでQSPIをディスエーブルしない限り、HPSを含むデザインでは、メールボックス・クライアントIPを介したクアッドSPIフラッシュ・メモリー・デバイスへのアクセスは使用できません。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセットで指定されている指示に従う必要があります。
QSPI_CLOSE 33 0 0 クアッドSPIインターフェイスへの排他的アクセスを閉じます。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセットで指定された指示に従う必要があります。
QSPI_SET_CS 34 1 0 チップ・セレクト・ラインを介し接続されているクアッドSPIデバイスを選択します。次のように1ワードの引数を取ります。
  • Bits[31:28]: 選択されるフラッシュデバイス。値 4'b0000 は、nCSO [0] に対応するフラッシュを選択します。nCSO [0] は、FPGAがクアッドSPIフラッシュデバイスにアクセスするために使用できる唯一の信号です。
  • Bits[27:0]: 予約済み（0として書き込み）。
注: HPSは nCSO[3:1] を使用して、3つの追加のクアッドSPIデバイスにアクセスできます。

このコマンドはAS x4コンフィグレーション・スキームではオプションであり、チップ・セレクト・ラインは最後に実行された QSPI_SET_CS コマンドに従うか、AS x4コンフィグレーション後の nCSO [0] のデフォルトに従います。JTAGコンフィグレーション・スキームではこのコマンドを実行して、SDM_IOピンを接続するQSPIフラッシュにアクセスする必要があります。

SDM_IOピンを使用したQSPIフラッシュ・メモリー・デバイスへのアクセスは、AS x4コンフィグレーション・スキーム、JTAGコンフィグレーション、およびAS x4コンフィグレーション用にコンパイルされたデザインでのみ使用可能です。 Avalon® ストリーミング・インターフェイス ( Avalon® ST) コンフィグレーション・スキームの場合、QSPIフラッシュメモリーをGPIOピンに接続する必要があります。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります 。
QSPI_READ 3A 2 N

接続されているクアッドSPIデバイスを読み出します。最大転送サイズは4キロバイト (KB) または1024ワードです。

2つの引数を取ります。
  • クアッドSPIフラッシュアドレス (1ワード)。アドレスはワード・アライメントされている必要があります。デバイスは、アライメントされていないアドレスに対して 0x1 のエラーコードを返します。
  • 読み出すワードの数 (1ワード)。
成功するとOKを返し、それに続いてクアッドSPIデバイスからの読み出しデータを返します。失敗応答の場合、エラーコードを返します。

部分的に読み出しが成功した場合、QSPI_READ が誤って OK ステータスを返すことがあります。

注: デバイス・コンフィグレーションの進行中は、QSPI_READ を実行することはできません。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
QSPI_WRITE 39 2+N 0

クアッドSPIデバイスにデータを書き込みます。最大転送サイズは4キロバイト (KB) または1024ワードです。

3つの引数を取ります。
  • フラッシュ・アドレス・オフセット (1ワード)。書き込みアドレスはワード・アライメントされている必要があります。
  • 書き込むワードの数 (1ワード)。
  • 書き込まれるデータ (複数のワード)。
書き込みが成功すると、OK応答コードが返されます。

書き込み用のメモリーを準備するには、このコマンドを発行する前に QSPI_ERASE コマンドを使用してください。

注: デバイス・コンフィグレーションの進行中は、QSPI_WRITE コマンドを実行することはできません。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
QSPI_ERASE 38 2 0 クアッドSPIデバイスの4/32/64 KBセクターを消去します。2つの引数を取ります。
  • 消去を開始するためのフラッシュ・アドレス・オフセット (1ワード)。消去するワード数に応じて、開始アドレスは次のようになります。
    • 消去するワード数が0x400の場合、4 KBのアライメント
    • 消去するワード数が0x2000の場合、32 KBのアライメント
    • 消去するワード数が0x4000の場合、64 KBのアライメント
    4/32/64 KB以外のアライメントされたアドレスに対してエラーを返します。
  • 消去するワード数は、次の倍数で指定されます。
    • 4 KB (100ワード) のデータを消去する0x400。このオプションは、最小消去サイズです。
    • 32 KB (500ワード) のデータを消去する0x2000
    • 64 KB (1000ワード) のデータを消去する0x4000
消去が成功すると、OK応答コードが返されます。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_READ_DEVICE_REG 35 2 N クアッドSPIデバイスからレジスターを読み出します。最大読み出しは8バイトです。2つの引数を取ります。
  • 読み出しコマンドのオペコード。
  • 読み出すバイトの数。

読み出しが成功すると、OK応答コードが返され、それに続いてデバイスから読み出されたデータが返されます。読み出されたデータの戻り値は4バイトの倍数です。読み出すバイトが正確に4バイトの倍数でない場合、次のワード境界まで4バイトの倍数でパディングされ、パディングされたビット値はゼロになります。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_WRITE_DEVICE_REG 36 2+N 0 クアッドSPIのレジスターに書き込みます。最大書き込みは8バイトです。3つの引数を取ります。
  • 書き込みコマンドのオペコード。
  • 書き込むバイトの数。
  • 書き込むデータ。

セクター消去またはサブセクター消去を実行するには、次の例に示すように、シリアル・フラッシュ・アドレスを最上位バイト (MSB) から最下位バイト (LSB) の順序で指定する必要があります。

QSPI_WRITE_DEVICE_REG コマンドを使用してアドレス0x04FF0000のMicron 2ギガビット (Gb) フラッシュのセクターを消去するには、次に示すように、フラッシュアドレスをMSBからLSBの順序で書き込みます。

ヘッダー: 0x00003036

オペコード: 0x000000DC

書き込むバイトの数: 0x00000004

フラッシュアドレス: 0x0000FF04

書き込みが成功すると、OK応答コードが返されます。このコマンドは、4バイトの倍数ではないデータを次のワード境界にパディングします。このコマンドは、データにゼロを埋め込みます。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_SEND_DEVICE_OP 37 1 0 コマンドオペコードをクアッドSPIに送信します。1つの引数を取ります。
  • クアッドSPIデバイスを送信するためのオペコード。

コマンドが成功すると、OK応答コードが返されます。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。

CONFIG_STATUS および RSU_STATUS の主要なエラーコードおよび軽微なエラーコードの説明については、 Mailbox Client Intel® FPGA IPユーザーガイド 内、Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptionsを参照してください。

関連情報
13 この数には、コマンドまたは応答ヘッダーは含まれません。
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