9. インテル® Agilex™ IPユーザーガイドの改訂履歴

インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673

日付 5/30/2022

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9. インテル® Agilex™ IPユーザーガイドの改訂履歴

ドキュメント・バージョン	インテル® Quartus® Primeバージョン	変更内容
2022.05.30	22.1	リモート・システム・アップデートのコンフィグレーションシーケンスセクションでの図を更新。
2022.04.11	22.1	電源管理およびSmartVID用のSDMI/Oピンセクションでのページコマンド設定の指定図を更新して、電力管理およびVID実装ガイドへを追加。 Avalon® -STコンフィグレーション・スキームで使用するIP：インテル FPGAParallel Flash Loader IIIPコア-機能の説明セクションでインテル® Agilex™ デバイス・コンフィグレーションはで利用できないと記載されているメモを削除。最大許容外部AS_DATAピンスキュー遅延ガイドラインセクションを更新。デバイスの初期化セクションでのインテル® Hyperflex™ レジスターの初期化ステップを削除。電源投入時のレジスター初期化の防止セクションを削除。サブパーティーション・テーブルのレイアウトセクションに読み出し専用フラグに関する注記を追加。 `CONFIG_STATUS` のコマンドコマンドリストと説明テーブルのピンステータスの説明を更新。トピック：アプリケーションのイメージレイアウトを削除。フラッシュのRSUイメージレイアウト–SDMの観点サブパーティーション・テーブルのレイアウトアプリケーション・イメージのリストの変更のセクションのトピック：アプリケーションのイメージレイアウトへの参照を削除。プログラミング・ファイル・ジェネレーターを使用したリモート・システム・アップデート・イメージファイルの生成セクションで絶対アドレスオプションの削除に関する注記を追加。次のセクションから絶対アドレスオプションに関連するコンテンツを削除。アプリケーション・イメージの生成ファクトリー・アップデート・イメージの生成デバイス・セキュリティーのセクションからのインテル® Agilex™ 生産デバイスでデバイスのセキュリティー・サポートの営業担当者に連絡することを示すメモを削除。
2022.01.14	21.4	次の変更を行いました。インテル® Agilex™ コンフィギュレーション・スキーム、データ幅、および MSEL表の脚注テキストを更新。 HPS およびトランシーバーの追加のクロック要件の`REFCLK_GXR`クロック・ガイドラインを更新。オプションのコンフィギュレーション信号用のデバイスコンフィギュレーション・ピンのピン接続のガイドラインへのリンクを追加。電源管理および SmartVID 用の SDM I/O ピンの推奨電圧レギュレーターのリストのを更新。 Added HPS-based serial flash memory layout diagrams in シリアル・フラッシュ・メモリーのレイアウトでのを追加。クワッド SPI フラッシュのバイトアドレス指定についてでサポートされているサードパーティ製フラッシュデバイスのリストを改訂。第 5 章: リモート・システム・アップデート (RSU) のマイナーな編集と更新を実行。 RSU 用語集テーブルのコンフィグレーションポインターブロック、初期 RSU イメージ、およびファクトリー・アップデート・イメージの説明を改訂。リモート・システム・アップデートのコンフィグレーション・シーケンスに注記を追加。破損したイメージからの RSU リカバリーの`RSU_STATUS` 情報を改訂。フラッシュ内の RSU イメージレイアウト – SDM の観点のポインタブロックの説明を改訂。初期 RSUイメージのサブセクション全体で手順を整列。アプリケーション・イメージの生成のサブセクション全体で手順を整列。
2021.10.29	21.3	次の変更を行いました。コンフィギュレーション・ピンの I/O 規格、ドライブ強度、および IBIS モデルのセクションを削除。コンテンツを、さまざまなコンフィグレーション方式のコンフィグレーションピンの I/O 規格と機能をリストしたセクションに置き換え。 IBIS モデルを追加。電源投入、コンフィグレーション、およびリコンフィギュレーションのタイミングの図を改訂。コンフィギュレーション・フロー図に SDM および HPS バンクの I/O ピンに関するテキストを追加。
2021.10.04	21.3	次の変更を行いました。 HPS およびトランシーバーの追加クロック要件にR タイルのトランシーバー・クロック要件を追加。 Updated `MSEL` in the MSEL プルアップおよびプルダウン回路の図の`MSEL`を更新。電源管理および SmartVID 用のSDM I/O ピンを更新。 ISL82XX を LTC3888 デバイスに置き換え Page Command 設定の説明を追加 OSC_CLK_1 要件の最初のビットストリームセクション値の最大サイズを修正。最大サイズは 512 KB です。新しいトピック: 圧縮された SOF ファイルの生成を追加次の図で、コンパクト・フラッシュ・メモリーの名前を外部不揮発性フラッシュメモリに変更。 Connections for Avalon® -ST x8 Single-Device Configuration Connections for Avalon® -ST x16 Single-Device Configuration Connections for Avalon® -ST x32 Single-Device Configuration AS および JTAG 関連の図に R_UPレジスターの説明をグローバルに追加。 Avalon-ST コンフィギュレーション・スキームで使用するために IP: Intel FPGA Parallel Flash Loader II IP コアを更新。 PFL II IP の最大スループットに関する注記を追加。 .JTAG コンフィギュレーション・スキームのデバッグガイドラインに JTAGコンフィギュレーションの失敗に関するガイダンスを追加。 AS コンフィギュレーション・スキームに必要なコンフィギュレーション信号の表から`CONF_DONE`コンフィギュレーション機能を削除。 AS コンフィギュレーション・スキームのハードウェア・コンポーネントとファイルの種類の出力ファイルの種類の表にの.rpdプログラミング・ファイルを追加。 JTAGコンフィギュレーションを改訂。トピックASの QSF 割り当てを削除。
2021.06.21	21.2	次の変更を行いました。インテル® Agilex™ コンフィグレーションの概要に CvP 関連の注記を追加。インテル® Agilex™ コンフィグレーション・アーキテクチャのブロック図の説明を改訂。インテル® Agilex™ コンフィグレーションのタイミング図を改訂。リンフィグレーションのタイミングのセクションに注記を追加。わかりやすくするためにセクションを並べ替え。インテル® Agilex™ コンフィグレーション・フロー図のセクションを改訂。 Power Upセクションの名前をPower-Onに変更し、説明を図に合わせ。 .コンフィギュレーション開始セクションとコンフィギュレーション・パスのセクションを FPGA コンフィギュレーション・セクションに統合。コンフィグレーション・エラーのセクションの名前をFPGA コンフィグレーションの失敗に変更。わかりやすくするために、セクションを少し並べ替え。 JTAG 設定セクションを削除。既存のJTAG コンフィグレーションのメモの位置を変更。デバイス応答の内容を新しいセクションに移動: コンフィグレーションおよびリセットイベントに対するデバイス応答。専用 SDM I/O ピンを使用しないコンフィグレーション信号に使用可能な SDM I/O ピン割り当てから`DATA UNLOCK`信号を削除。`DATA UNLOCK`はデバイスでは使用できません。電源管理および SmartVID 用の SDM I/O ピンのテキストと図を改訂 OSC_CLK_1 クロック入力の`OSC_CLK_1` 要件を改訂新しいトピック:コンフィグレーション時間の見積もりを追加新しい PFL II IP 関連のトピックを追加: PFL II IP が他の入力ピンに推奨する制約 PFL II IP が他の出力ピンに推奨する制約 `AS_CLK`周波数テーブルの関数としての text_delay で、166 MHz での`OSC_CLK_1`コンフィギュレーション・クロック・ソースのT_{ext_delay} の最大値を 15 ns から 13.5 ns に修正。 AS コンフィグレーション・スキームのデバッグガイドラインのアドレスを修正。ファームウェアのロードは、アドレス 0、512k、1024k、および 1536k から開始する必要があります。ファクトリー・アップデート・イメージによる更新のセクションのイメージ更新の手順を改訂。コマンドリストと説明の表を改訂。以下の説明を更新。 `RSU_STATUS` `QSPI_OPEN` `QSPI_SET_CS` `QSPI_ERASE` フラッシュの RSU イメージレイアウト - SDM の観点を改訂。`max_retry` パラメーター値の説明を更新。 .クワッド SPI 操作を実行するコマンドシーケンスのステップ 2 を改訂。 `QSPI_SET_CS*`コマンドは、AS x4 コンフィグレーションではオプションであり、JTAG コンフィグレーション方式では必須です。新しいトピック: ファームウェアのバージョン情報を追加。アプリケーション・イメージのレイアウト」および「アプリケーション・イメージの生成のセクションの相対アドレスを使用オプションの使用法を明確。デバッグガイドに SDM 関連のコンフィグレーション問題のデバッグに関する新しいビデオガイドを追加。次の図と図を更新。インテル® Agilex™ コンフィグレーションインターフェース電源投入、コンフィグレーション、および再コンフィグレーションのタイミング図再コンフィグレーション時の回復可能なエラーのタイミング図コンフィギュレーション・クロック・ソースの設定のセクションでのコンフィギュレーション・クロック・ソースの選択アクティブなシリアルのコンフィギュレーション・ソフトウェアの設定のセクションのASコンフィグレーション・スキーム設定軽微なエラーとスペルミスを修正。
2021.03.29	21.1	次の変更を行いました。コンフィギュレーション・スキーム、データ幅、および MSEL の表の脚注を改訂。 CvP プロトコルは、P タイルデバイスの PCIe* Gen3x8 および Gen4x8 では使用できません。 .HPS およびトランシーバーの追加のクロック要件を改訂。 PCIe および HBM2 IP の言及を削除。 MSEL 設定のトピックを更新。 AS Fast モードの脚注を更新。このモードをサポートするには、すべての電源が 10 ミリ秒以内に推奨される動作条件にランプアップする必要があります。 .AS 通常モードの脚注を追加。このモードをサポートするには、`V_{CCIO_SDM}` 電源が 10 ミリ秒以内に推奨動作条件まで上昇する必要があります。決定ファームウェアの更新を改訂。結合されたアプリケーションイメージを使用して決定ファームウェアを更新することに関する記述を追加。 Avalon® -ST コンフィグレーションの章の PFL II IP コンテンツを再構築。 AVST_READY シグナルにステートメントを追加。 PFL II IP コアをコンフィギュレーションホストとして使用する場合、PFL II IP コアには`AVST_READY`シンクロナイザー・ロジックが含まれます。 PFL II IP 機能の説明に注記を追加。 PFL II IP は、HPS コールドリセットをサポートしていません。新しいトピックを追加。 Designing with the PFL II IP Core for Avalon-ST Single Device Configuration Constraining the PFL II IP Core PFL II IP Recommended Design Constraints to FPGA Avalon-ST Pins PFL II IP Recommended Design Constraints for Using QSPI Flash PFL II IP Recommended Design Constraints for Using CFI Flash AS コンフィギュレーション・スキームのハードウェア・コンポーネントとファイルタイプのセクションに、PCIe デザインの新しい QSPI フラッシュの推奨事項を追加。 ASコンフィギュレーション・スキームのデバッグ・ガイドラインを改訂し、AS 高速モードのランプアップ電源要件である 10 ミリ秒を明確。コンフィグレーションが完了した後、リセット・リリース・インテル FPGA IP をリセット状態に保持することに関する、デザインにリセット・リリースのインテル FPGA IP を含めるの章の記述を改訂。`INIT_DONE`信号の依存関係を削除。 DM_IO ピンへの INIT_DONE の割り当てを削除。コマンドリストと説明の表の`RSU_IMAGE_UPDATE`の説明を改訂。
2020.12.14	20.4	次の変更を行いました。コンフィギュレーションの概要の CvP の説明を改訂。 SoC デバイスのブート順序の指定のトピックを改訂しました。 FPGA コンフィギュレーション・ファースト・モードでは FPGA リコンフィギュレーションが許可されないことを示すテキストを追加。インテル® Agilex™ コンフィグレーション・アーキテクチャのトピックを改訂。インテル® Agilex™ バリアントの特定のブロックの説明を削除。最新情報については、デバイスの概要を参照するようユーザーに案内。 HPS、、および HBM2 トピックの追加クロック要件を改訂。 SDM ピンマッピングを改訂。すべての SDM 入力信号にシュミットトリガーが含まれ、すべての SDM 出力がオープンコレクターであるという記述を削除。多目的ピンの有効化を改訂。 `AVST_READY`は兼用ピンではありません。オプションのコンフィグレーションピンの指定noセクションのコンフィグレーションピンのスクリーンショットを更新。電源管理および SmartVID トピックの SDM I/O ピンを改訂。スクリーンショットと推奨デバイスのリストを更新。 OSC_CLK_1 Clock Inputのトピックに明確なテキストを追加。トランシーバーを使用する場合は、`OSC_CLK_1`クロック入力に外部クロックを提供する必要があります。グローバルに`AS_nRST`コンフィグレーションピンを追加。新しい `AS_CLK`周波数のサポートがグローバルに追加。周波数値は 166 MHz です。 AS コンフィグレーションクロックソース範囲を指定するグローバルに更新された表。 AS インターフェイスを使用したシリアル・フラッシュ・デバイスのプログラミングおよび AS コンフィギュレーション・スキームのデバッグガイドラインを次のテキストで更新しました。フラッシュからデバイスを正常にコンフィグレーションするには、インテル® Agilex™ デバイスの電源を入れ直す必要があります。次のトピックに新しいデバッグの提案を追加。 Debugging Guidelines for the Avalon® -ST Configuration Scheme Debugging Guidelines for the AS Configuration Scheme Debugging Guidelines for the JTAG Configuration Scheme 電源投入時に外部コンポーネントが`nSTATUS`信号をLowに駆動してはならないことを示す、JTAG コンフィギュレーション・スキームのデバッグガイドラインに新しいデバッグの提案を追加。 SFI フラッシュへの .pof の生成とプログラミングの CFI フラッシュ・メモリー・デバイス番号を修正。デバイス番号は MT28EW です。 V_{CCIO_SDM}ランプアップ中の `nSTATUS` を明確にするために、`nSTATUS`トピックを更新。新しいトピック: エラーコードの回復を追加。軽微なエラーとスペルミスを修正。
2020.10.27	20.3	次の変更を行いました。コマンドリストと説明の表の`QSPI_WRITE` と`QSPI_READ`の説明を更新。このテキストは、最大転送サイズが 4 キロバイトまたは 1024 ワードであることを指定しています。アプリケーション・イメージの追加の注記を更新。注記には次のように記載されています。 HPS を使用して RSU を管理する場合、構成ポインターブロック (CBP0 および CBP1) とサブパーティション・テーブル (SPT) の両方のコピーを更新する必要があります。非 HPS の場合、ポインターブロックの更新は必須ですが、サブパーティション・テーブルの更新は必要ありません。
2020.10.05	20.3	次の変更を行いました。 HPS、PCIe、eSRAM、および HBM2 セクションの追加のクロック要件を更新しました。 FPGA コンフィギュレーションのトピックに`HPS_OSC_CLK`クロックを追加。新しいトピック: HPS の最初の構成を追加 `AS_nCSO`ピン名を全体的に修正。 `MSEL`ピンの説明から二重目的のテキストをグローバルに削除。パワーオンリセット後、`MSEL`ピンはチップセレクトピンとして再利用できます。ただし、`MSEL`ピンを他の目的に再利用することはできません。パラレル・フラッシュ・ローダーを使用して IP に複数の QSPI フラッシュデバイスをプログラムし、 Avalon® -STコンフィギュレーション・スキームで使用することに関する注記: FPGA パラレル・フラッシュ・ローダ II IP コア: 機能の説明セクションを追加。. Avalon® -ST コンフィギュレーション・スキームのデバッグガイドラインの I/O 電圧規格のセクションを修正。I/O バンク 3A は、1.8V ではなく 1.2V をサポートします。 Removed outdated note specific to the `MSEL` pins from the Avalon® -ST Single-Device Configuration section.-ST シングルデバイスコンフィギュレーションセクションから、MSEL ピンに固有の古いメモを削除しました。 JTAG コンフィギュレーション・スキームのデバッグガイドラインのセクションに、JTAG 再コンフィギュレーション後の RSU_STATUS コマンドのクリアに関する新しい推奨事項を追加。エラーコードの表を更新。新しいエラーコード応答が追加。 `HW_ERROR` `COMMAND_SPECIFIC_ERROR` 「リセットリリース IP 要件について」のセクションから古いテキストを削除。テキストには、インテル® Quartus® Primeプロ・エディションの合法性チェックにより、リセットリリースのインテル FPGA IP の複数のインスタンスをインスタンス化できないことが記載されています。 .「デバイス・セキュリティー」のセクションから改ざん防止機能を削除。アンチタンパーは、インテル® Quartus® Primeプロ・エディションのソフトウェア・バージョン 20.3 では使用できません。「SEU について」のセクションのエラー検出と訂正に関するテキストを改訂。テキストには、LSM ファームウェアが SEU シングルビットエラーおよびダブル隣接ビットエラーの検出と訂正を提供すると記載されています。マルチビットエラーと非隣接ビットエラーは検出されますが、訂正できません。

2020.03.13	19.4	次の変更を行いました。ボード静電容量の負荷とクロックソースの関数としての最大 AS_CLK 周波数の表で、サポートされている最大 AS_CLK 周波数を更新。`OS_CLK_1`をクロックソースとして使用する 37 pF の容量負荷に対する`AS_CLK`の最大周波数は、80 MHz ではなく 71.5 MHz です。デバイステーブルのサポートされているコンフィギュレーション・クロック・ソースと`AS_CLK`周波数から 80 MHz のサポートを削除。


2019.10.09	19.3	次の変更を行いました。 `RSU_STATUS`コマンドの定義を修正。このコマンドには 10 語ではなく 9 語があります。デバッグの章に「E タイルトランシーバーがコンフィグレーションに失敗する可能性がある」を追加。「アプリケーション・イメージのリストの変更」トピックを改訂。
2019.09.30	19.3	デバイスとソフトウェアに次の変更を実行。 `nCATTRIP` （壊滅的なトリップ）SDM I/O信号オプションを追加。 `RSU_STATUS` 応答：ワード8：現在のイメージ再試行カウンターに8番目の単語を追加。 `RSU_STATUS` 応答の5番目の単語に新しいフィールドを追加。このフィールドは、報告されたエラーの原因を指定します。 `RSU_NOTIFY` 利用可能な操作コマンドに追加。プログラミング・ファイル・ジェネレーターがサポートするイメージの数を3から7に変更。フラッシュメモリーの下位アドレスの書き込み制限を削除。（デバイスのファームウェアは引き続きアドレス0x0に存在する必要があります。）ユーザーガイドに次の変更を実行。インテル® Quartus® Primeプロ・エディションソフトウェアで実装する方法を示す多くのトピックを追加。エラーステータスパルス範囲を1ms±50％から 0.5ミリ秒から10 msに変更。 Intel インテル® Agilex™ FPGAコンフィグレーション・フロー図からSDMファームウェアの状態を削除。この状態は、FPGAコンフィギュレーション状態の一部です。 ASx4コンフィグレーション・スキームの破損したコンフィグレーション・ビットストリームをデバッグする方法に関する推奨事項を更新。 ASコンフィグレーション・スキームのデバッグガイドライントピック。 AVST_READY シグナルのトピックのシグナル名を修正。AVST_READY がアサートされると、デバイスはデータの送信を開始できます。 Avalon® ST x32 コンフィギュレーション・スキームは 3つのDDR x72 DDR外部メモリー・インターフェイスに制限されていることに注意を追加。 Avalon® ST x8およびx16コンフィグレーション・スキームは、最大4つのx72DDR外部メモリー・インターフェイスをサポートできます。 Avalon® -ST コンフィギュレーション・スキームのテーブルに必要なコンフィギュレーション信号のピンタイプを修正。`AVSTx8_READY` SDM I/Oピンです。 `AVST_READY` GPIOまたはデュアルパーパスピンです。マイナーエラーとタイプミスを修正。
2019.07.01	19.2	次のように変更。初期コンフィグレーションのタイミング説明のステップ3を修正。この手順では、`nConfig`が Low の場合、SDM は起動後にアイドルモードになります。部分的なコンフィグレーションをカバーする別のトピックを作成た。コンフィグレーション・ピンの割り当てをカバーするすべてのトピックを改訂および再編成。XXXXX の動作を明確にしました `MSEL` ASx4モードのピン。電源投入時およびデバイスのクリーニング後のSDM_IOピンの状態に関する情報をインテル® Agilex™ コンフィグレーション・ピントピック。部分的なコンフィグレーションとSmartVID信号をカバーする個別のトピックを作成しました。 RSUの章に次の変更を実行。次のトピックを追加。 RSU用語集標準（非RSU）フラッシュレイアウト RSUフラッシュレイアウト–SDMパースペクティブ RSUフラッシュレイアウト–視点詳細なクアッドSPIフラッシュレイアウトサブパーティーションのレイアウトサブパーティーション・テーブルのレイアウト CMFポインター・ブロックのレイアウトアプリケーション・イメージのリストの変更アプリケーションのイメージレイアウトクアッドSPI操作を実行するためのコマンド・シーケンス静的ファームウェアは、決定CMFに置き換えられました。更新イメージには、ファクトリー・イメージ、決定CMF、および決定CMFデータが含まれるようになりました。 The `QSPI_ERASE` コマンドは4KBに調整されました。消去するワード数は1024の倍数である必要があります。のメジャーおよびマイナーエラーコードの定義を追加 `RSU_STATUS` と `CONFIG_STATUS`。 CvPを使用する前に、ASコンフィグレーション・スキームを介してペリフェラル・イメージまたは完全イメージのいずれかをコンフィグレーションする必要があることを説明する脚注を追加しました。次に、CvPを使用してコアイメージをコンフィグレーションできます。 SmartVIDデバイスのPMBusを調整するためにAnalogDevicesLTM4677デバイスを使用するための推奨事項を追加。ここでこのパラメーターを設定します。デバイス > デバイスとピンのオプション > 電力管理とVID > スレーブデバイスタイプ。コンフィグレーション・データ幅、クロックレート、およびデータレートテーブルの最大速度とデータレートを修正。最大クロックレートは 33 MHzです。最大データレートは 33 Mbpsです。設定を開始する前に安定している必要があるフリーランニングクロックのリストにeSRAMクロックを追加。インテル® Agilex™ デバイスでリセットリリースインテル® Agilex™ FPGAIPが利用可能になる。 `Power_Supply_Status` の中にコンフィグレーション、リコンフィグレーション、およびエラーのタイミング図形のベクトルを削除。インテル® Agilex™ FPGAコンフィグレーション・フロー図を修正。`FPGA Config *` と `ユーザーモード`の間の遷移は、`INIT_DONE = HIGH`となるはずです。 JTAGコンフィグレーション・スキームのデバッグガイドライントピックの次のステートメントを修正。 `nSTATUS`の立ち下がりエッジですべての JTAG アクセスが終了し、デバイスは`MSEL`で指定されたブートソースに戻ります。`nSTATUS` JTAG設定中は安定している必要があります。。両方の文で、 `nSTATUS` する必要があります `nCONFIG`となるはずです。
2019.04.03	19.1	まだ利用できないドキュメントへの参照を削除。
2019.04.02	19.1	初版。