3.1.7.2.2. PFL II 信号

インテル® Agilex™ コンフィグレーション・ユーザーガイド

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日付 5/30/2022

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3.1.7.2.2. PFL II 信号

表 27. PFL II 信号
ピン	種類	ウィークプルアップ	関数
`pfl_nreset`	入力	—	PFL IPコアの非同期リセットです。FPGAコンフィグレーションをイネーブルするには、Highに引き上げます。FPGAのコンフィグレーションを防止するため、PFL IPコアを使用しない場合はLowに引き下げてください。このピンは、PFL IPコアのフラッシュ・プログラミング機能には影響しません。
`pfl_flash_access_granted`	入力	—	システムレベルの同期用。フラッシュへのアクセスを制御するプロセッサまたは任意のアービターが、この入力ピンを駆動します。 PFL II IPコア機能をフラッシュマスターとして使用するには、このピンをハイに引き上げます。`pfl_flash_access_granted`ピンを Low に駆動すると、JTAG インターフェイスがフラッシュおよび FPGA コンフィギュレーションにアクセスできなくなります。
`pfl_clk`	入力	—	デバイスのユーザー入力クロック。これは、PFL II IPの[コンフィグレーション]タブのWhat is the external clock frequency? パラメーターを指定する周波です。この周波数は、コンフィギュレーション中に FPGA に指定する最大 `DCLK`周波数より高くしてはなりません。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`fpga_pgm[]`	入力	—	コンフィグレーションのページを決定します。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`fpga_conf_done`	入力	10 kWプルアップ抵抗	FPGAの `CONF_DONE` ピンに接続します。コンフィグレーションが成功すると、FPGAはピンをHighでリリースします。FPGAコンフィグレーション中は、このピンはLowのままです。これらのピンは、II IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。
`fpga_nstatus`	入力	10 kWプルアップ抵抗	FPGAの `nSTATUS` ピンに接続します。このピンはFPGAコンフィグレーションの前にHighでリリースする必要があり、FPGAコンフィグレーション中はHighを維持する必要があります。コンフィグレーション・エラーが発生すると、FPGAはこのピンをLowに引き下げ、PFL IPコアはフラッシュ・メモリー・デバイスからのデータの読み出しを停止します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。
`pfl_nreconfigure`	入力	—	ローの場合、FPGAのリコンフィグレーションが開始されます。リコンフィグレーションの手動制御を実装するには、このピンをスイッチに接続します。この入力を使用して、CPLDに独自のロジックを記述し、PFL II IPを介してリコンフィグレーションをトリガーできます。使用できます `pfl_nreconfigure` 運転する `fpga_nconfig` リコンフィグレーションを開始する出力信号。 The `pfl_clk` ピンはこの信号を登録します。フラッシュ・プログラミングにPFL II IPのみを使用している場合、このピンは使用できません。
`pfl_flash_access_request`	出力	—	システムレベルの同期に使用されます。必要に応じて、このピンをプロセッサーまたはアービトレーターに接続します。JTAGインターフェイスがフラッシュにアクセスする、またはPFL IPコアがFPGAをコンフィグレーションする場合、PFL IPコアはこのピンをHighに駆動します。この出力ピンは、`flash_noe` ピンおよび `flash_nwe` ピンと連携して機能します。
`flash_addr[]`	出力	—	フラッシュメモリー・アドレス。アドレスバスの幅は、フラッシュ・メモリー・デバイスの集積度と`flash_data`バスの幅によって異なります。インテルでは、PFL II の「Set flash bus pins to tri-state when not in use 」オプションをOnにすることをお勧めします。
`flash_data[]`	入力または出力（双方向ピン）	—	8、16、または 32 ビットデータを送受信するための双方向データバス。インテルでは、PFL II の「Set flash bus pins to tri-state when not in use 」オプションをOnにすることをお勧めします。 ¹⁰
`flash_nce[]`	出力	—	フラッシュ・メモリー・デバイスの `nCE` ピンに接続します。Low信号はフラッシュ・メモリー・デバイスをイネーブルします。複数のフラッシュ・メモリー・デバイスをサポートするには、このピンを使用してください。`flash_nce` ピンは、接続されているすべてのフラッシュ・メモリー・デバイスの各 `nCE` ピンに接続されています。このポートの幅は、チェーン内のフラッシュ・メモリー・デバイスの数によって異なります。
`flash_nwe`	出力	—	フラッシュ・メモリー・デバイスの `nWE` ピンに接続します。Low信号は、フラッシュ・メモリー・デバイスへの書き込み動作をイネーブルします。
`flash_noe`	出力	—	フラッシュ・メモリー・デバイスの `nOE` ピンに接続します。Low信号は、読み出し動作中のフラッシュ・メモリー・デバイスの出力をイネーブルします。
`flash_clk`	出力	—	バーストモードに使用されます。フラッシュ・メモリー・デバイスの `CLK` 入力ピンに接続します。`CLK` のアクティブエッジは、フラッシュ・メモリー・デバイスの内部アドレスカウンターをインクリメントします。`flash_clk` の周波数は、単一CFI フラッシュのバーストモードにおける `pfl_clk` の周波数の半分です。デュアルP30またはP33 CFIフラッシュ・ソリューションの場合、`flash_clk` の周波数は、`pfl_clk` の周波数の1/4です。このピンはバーストモード専用です。バーストモードを使用していない場合、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。
`flash_nadv`	出力	—	バーストモードに使用されます。フラッシュ・メモリー・デバイスのアドレス有効入力ピンに接続します。開始アドレスをラッチするには、この信号を使用してください。このピンはバーストモード専用です。バーストモードを使用していない場合、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。
`flash_nreset`	出力	—	フラッシュ・メモリー・デバイスのリセットピンに接続します。Low信号は、フラッシュ・メモリー・デバイスをリセットします。
`fpga_nconfig`	Open Drain Output	10 kWプルアップ抵抗	FPGAの `nCONFIG` ピンに接続します。LowパルスはFPGAをリセットし、コンフィグレーションを開始します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。¹⁰
`pfl_reset_watchdog`	入力	—	ウォッチドッグタイマーがタイムアウトする前にウォッチドッグ・タイマーをリセットするスイッチ信号。ウォッチドッグ・タイマーをリセットするには、少なくとも 2 つの `pfl_clk`クロックサイクルの間、信号をHighまたはLowに保持します。
`pfl_watchdog_error`	出力	—	ハイの場合、ウォッチドッグタイマーにエラー状態を示します。

¹⁰ インテルでは、PFL II ピンとホスト I/O ピンの間にロジックを挿入しないことを推奨しています。特に flash_dataおよび fpga_nconfigピンではそうです。