インテルのみ表示可能 — GUID: qpu1621640273145
Ixiasoft
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約
3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約
3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約
3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約
3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
PFL II IP出力ピンへの出力遅延の設定
flash_nreset出力ピンへの出力遅延の設定
fpga_nconfig 出力ピン用のフォルスパスの設定
pfl_watchdog_error出力ピンへの出力遅延の設定
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
PFL II IP出力ピンへの出力遅延の設定
以下の例では、pfl_flash_access_request出力ピンの出力遅延を設定しています。
- この信号がアービターロジックまたはデバイストライステートロジックに供給される場合、パスを制約する必要はありません。
- デバイス アービター ロジックまたは外部プロセッサを使用していないときに、この信号がpfl_flash_access_granted入力ピンに供給される場合、パスを制約する必要はありません。
- この信号がプロセッサまたは外部デバイスコントロールに供給されるときに、パスを制約できます。
set_output_delay -add_delay -clock [get_clocks { clk_50m_sysmax }] \
-max $flash_access_request_tracemax [get_ports {pfl_flash_access_request}]
set_output_delay -add_delay -clock [get_clocks { clk_50m_sysmax }] \
-min $flash_access_request_tracemin [get_ports {pfl_flash_access_request}]
flash_nreset出力ピンへの出力遅延の設定
flash_nreset 出力ピンはバーストモードでのみ使用できます。
set_output_delay -add_delay -max -clock [get_clocks { FLASH_CLK }] $flash_out_max_dly [get_ports {flash_nreset}]
set_output_delay -add_delay -min -clock [get_clocks { FLASH_CLK }] $flash_out_min_dly [get_ports {flash_nreset}]
fpga_nconfig 出力ピン用のフォルスパスの設定
nCONFIGは非同期入力ピンであるため、fpga_nconfig出力ピンをフォルスパスに設定できます。
set_false_path -from [get_ports {fpga_nconfig}] -to *
pfl_watchdog_error出力ピンへの出力遅延の設定
- 信号が内部ロジックに送られるときにパスを制約する必要はありません。
- 信号が外部ホストにフィードするときにパスを制約できます。
set_output_delay -add_delay -clock [get_clocks { clk_50m_sysmax }] \
-max $pfl_watchdog_error_tracemax [get_ports {pfl_watchdog_error}]
set_output_delay -add_delay -clock [get_clocks { clk_50m_sysmax }] \
-min $pfl_watchdog_error_tracemin [get_ports {pfl_watchdog_error}]