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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.1.2. フラッシュ.pof内へのページ実装
PFLメガファンクションは、フラッシュメモリー・ブロックに最大8ページのコンフィグレーション・データを格納します。
ページの総数と各ページのサイズは、フラッシュの濃度によって異なります。デザインをページに保存するためのガイドラインは次のとおりです。
- 異なるFPGAチェーンのデザインは常に異なるページに保存してください。
- FPGAチェーンのさまざまなデザインを1ページまたは複数ページに保存することを選択できます。
- FPGAチェーンのデザインを1ページに保存する場合、デザインの順序はJTAGチェーンデバイスの順序と一致する必要があります。
生成された.sofを使用して、フラッシュ・メモリー・デバイス .pofを作成します。.sofから.pofへの変換には、次のアドレス モードを使用できます。
- Blockモード - ページの開始アドレスと終了アドレスを指定できます。
- Startモード - 開始アドレスのみ指定できます。各ページの開始アドレスは、8 KB 境界の上に配置できます。最初の有効な開始アドレスが0×000000場合、次の有効な開始アドレスは0×2000のインクリメントとなります。
- Autoモード - インテル® Quartus® Prime開始ソフトウェアがページの開始アドレスを自動で決定します。 インテル® Quartus® Prime開発ソフトウェアは、128Kバイト境界の上にページをアライメントします。例えば、最初の有効な開始アドレスが0×000000の場合、次の有効な開始アドレスは0×20000のインクリメントとなります。