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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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7.5. SEUを理解する
SEU (Single Event Upset) とは、FPGAの内部メモリーエレメントの状態がまれに意図せぬ変化をすることで、宇宙放射線の影響によって発生します。 この状態変化はソフトエラーであり、FPGAが永久的に破損することはありません。FPGAは、意図せぬメモリー状態になるため、バックグラウンド・スクラビングによって問題が修正されるまでは、誤って動作する可能性があります。
インテル® Quartus® Prime ソフトウェアは、SEUまたはソフトエラーの影響を検出して修正し、デザインに対するSEUの影響を特徴づけるためのいくつかの機能を提供します。 LSMファームウェアは、SEUシングルビットエラーおよびダブル隣接ビットエラーの検出と訂正を提供します。マルチビットエラーと非隣接ビットエラーは検出されますが、修正できません。 さらに、一部のIntel FPGAには、エラーの検出と修正に役立つ専用回路が含まれています。
SEUについて詳しくは、 インテル® Agilex™ SEU Mitigation User Guideを参照してください。