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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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4.3. PLLリセット信号のゲート
古いFPGAデバイスファミリーでは、デザインはPLLロック信号を頻繁に使用して、PLLがロックされるまでカスタムFPGAロジックをリセット状態に保ちました。新しいインテル デバイスファミリーのPLLのロック時間は、初期化時間よりも短くすることができます。場合によっては、デバイスが初期化を完了する前にPLLがロックすることがあります。したがって、PLL のロックされた出力を使用して インテル® Agilex™ デバイスのリセットを制御する場合、図に示すようにnINIT_DONEで PLL リセット入力をゲートする必要があります。
図 58. nINIT_DONE を使用してPLL_Reset信号をゲーティングする
リセット・シーケンスでPLL_Lockを使用している場合の別の方法は、nINIT_DONE信号 ((PLL_Lock && !nINIT_DONE)) でPLL_Lock出力をゲートすることです。