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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御
ホストの PFL II IP コアは、コンフィギュレーション・プロセスを開始し、フラッシュ・メモリー・デバイスからデータを読み取り、Avalon-ST コンフィギュレーション・スキームを使用してインテル Agilex デバイスをコンフィギュレーションするタイミングを決定します。
図 27. フラッシュメモリーのデータを使用したFPGAコンフィグレーション
PFL IPコアを使用して、フラッシュ・メモリー・デバイスをプログラミングするか、FPGAをコンフィグレーションするか、またはその両方を行うことができます。ただし、次の条件のいずれかがデザインに当てはまる場合、両方の機能を実行するために、個別のPFL機能を作成してください。
- フラッシュデータ変更の頻度が低い場合
- アルテラのCPLDにアクセスするJTAGまたはインシステム・プログラミング(ISP)を持つ場合。
- インテルFPGA以外のデータを使用してフラッシュ・メモリー・デバイスをプログラミングする場合。例えば、フラッシュ・メモリー・デバイスにはASSPの初期化ストレージが含まれています。PFL II IP コアを使用して、次の目的でフラッシュ・メモリー・デバイスをプログラムできます。
- 初期化データを書き込む場合
- デザイン ソース コードを保存して、ホスト ロジックで読み取りおよび初期化制御を実装する場合