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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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2.5.3.1.4. SDM_IOピン
インテル® Agilex™ デバイスには、CONF_DONEやINIT_DONEなどの特定の機能を実装するように構成できる 17 個のSDM_IOピンが含まれています。 コンフィギュレーション ビットストリームは、SDM_IOピンのピン ロケーションを制御します。
内部 インテル® Agilex™ 回路は、 20 kΩ抵抗を介してSDM_IO0、SDM_IO8、およびSDM_IO16を弱くLowに引き下げます。 内部 インテル® Agilex™ 回路は、電源投入時に他のすべてのSDM_IOピンを弱くHighにプルします。
図 10. インテル® Quartus® Primeプロ・エディションソフトウェアでのEDAインターフェイス・オプション
図 11. フィッターレポートとSDM_IOピンレポート