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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
次の図は、3 ページの.pofのサンプル レイアウトを示しています。エンドアドレスは、フラッシュ・メモリー・ デバイスの密度によって異なります。異なる密度のデバイスについては、以下の異なる密度の CFI フラッシュ・メモリ-・デバイスのバイト アドレス範囲の表を参照してください。オプションビットは、メモリー 内のコンフィグレーション・データに従います。
図 24. CFIフラッシュ・メモリー・デバイスでのページモードとオプションビットの実装
次の図は、単一ページのオプションビットのレイアウトを示しています。開始アドレスは 8 KB 境界では、ページ開始アドレスのビット0〜12はゼロに設定され、オプションビットには格納されません。
図 25. オプションビットとして格納されたページ開始アドレス、終了アドレス、およびPage-Validビットページ有効ビットは、各ページが正常にプログラムされているかどうかを示します。PFL II IPコアは、ページのプログラミングに成功した後、ページ有効ビットを設定します。
CFIデバイス(Mビット) | アドレス・レンジ |
---|---|
8 | 0x0000000–0x00FFFFF |
16 | 0x0000000–0x01FFFFF |
32 | 0x0000000–0x03FFFFF |
64 | 0x0000000–0x07FFFFF |
128 | 0x0000000–0x0FFFFFF |
256 | 0x0000000–0x1FFFFFF |
512 | 0x0000000–0x3FFFFFF |
1024 | 0x0000000–0x7FFFFFF |