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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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4. デザインでReset Release Intel® FPGA IPを含む
インテルでは、Reset Release Intel® FPGA IPを使用して、コンフィギュレーションが完了するまでデザインをリセット状態に保つ必要があります。
Reset Release Intel® FPGA IPは インテル® Quartus® Primeソフトウェアで利用できます。 この IP は、単一の出力信号nINIT_DONEでコンフィギュレーションされます。 nINIT_DONE信号は、INIT_DONEピンのコアバージョンであり、FPGA First と HPS First の両方のコンフィギュレーション・モードで同じ機能を持ちます。インテルは、nINIT_DONE信号が High の間、またはINIT_DONEピンがLowの間、デザインをリセット状態に保持することをお勧めします。デザインでReset Release IP をインスタンス化すると、SDM はnINIT_DONE信号を駆動します。 したがって、IP は FPGA ファブリック リソースを消費しませんが、配線リソースは必要です。
図 56. Reset Release Intel® FPGA IP nINIT_DONE内部接続
以下のビデオ ガイドを参照して、Reset Release Intel® FPGA IPを使用することの重要性と、それをデザインに含める方法を簡単に理解してください。