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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン
この項では、PFL IPコアの使用方法について説明します。
MAX® II、 MAX® V、または インテル® MAX® 10デバイスをターゲットにするには インテル® Quartus® Primeスタンダード・エディションを使用する必要がありますが、 インテル® Agilex™ をターゲットにするには インテル® Quartus® Primeプロ・エディションが必要です。
MAX10/MAX V/MAX IIデバイスを対象としたAvalon-ST単一デバイス・コンフィグレーションデザインを作成するプロセスには、3つのステップが含まれます。
- デフォルトのオプションアドレスを使用して、MAXデバイスのAVSTデザインを生成します。
- を作成します インテル® Agilex™ .pof 適切なオプションビットを設定する際のファイル。
- インテル® Agilex™ .pofファイルの生成に使用されたオプション・ビットを使用して Parallel Flash Loader II インテル FPGA IP (PFL II) を再生成し、デザインを再コンパイルします。
インテル® Agilex F シリーズ・トランシーバー SoC 開発キットのインストーラー・パッケージには、AVST x32 構成モード用の PFL II IP を実装するインテル® MAX 10 システムのデザイン例があります。
図 26. PFL IPコアの使用プロセス図で示しているのは、 MAX® IIを例として使用した、PFL IPコアを使用するためのプロセスです。