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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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1.1.1. コンフィグレーションおよび関連信号
次の図は、コンフィグレーション・インターフェイスとコンフィグレーション関連のデバイス機能を示しています。紺色で示されているピンは、専用のSDM I/Oを使用しています。黒で示されているピンは、汎用I/O(GPIO)を使用しています。赤で示されているピンは専用のJTAGI/Oです。
インテル® Quartus® PrimeソフトウェアのDevice > Configuration > Device and Pin Options のダイアログボックス を使用してSDM I/Oピン機能を指定します。
図 1. インテル® Agilex™ コンフィグレーション・インターフェース
このユーザーガイドでは、図に示されているほとんどのインターフェイスについて説明します。 これらの機能の詳細については、別の インテル® Agilex™ Configuration via Protocol (CvP) Implementation User Guideおよび インテル® Agilex™ Power Management User Guide を参照してください。