インテル® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 5/30/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド 2. インテル® Agilex™ コンフィグレーションの詳細 3. インテル® Agilex™ コンフィグレーション・スキーム 4. デザインでReset Release Intel® FPGA IPを含む 5. リモート・システム・アップデート (RSU) 6. インテル® Agilex™ コンフィグレーション機能 7. インテル® Agilex™ デバイス・ユーザーガイド 8. インテル® Agilex™ IPユーザーガイド・アーカイブ 9. インテル® Agilex™ IPユーザーガイドの改訂履歴
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて 1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. インテル® Agilex™ デバイスのコンフィグレーションについて x
1.1.1. コンフィグレーションおよび関連信号 1.1.2. インテル® Agilex™ デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. インテル® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー
1.2.1. セキュア・デバイス・マネージャー x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. インテル® Agilex™ SoCデバイスの起動順序の指定
2. インテル® Agilex™ コンフィグレーションの詳細 x
2.1. インテル® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィギュレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. インテル® Agilex™ のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. インテル® Agilex™ コンフィギュレーション時間の見積もり (FM) 2.8. 圧縮された.sof ファイルの生成
2.5. インテル® Agilex™ のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 多目的ピンの有効化 2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 2.5.3.4. 電源管理およびSmartVID用のSDMI/Oピン 2.5.3.5. 部分リコンフィグレーション（PR）用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONEおよびINIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. インテル® Agilex™ コンフィグレーション・ピンのI/O標準と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. 設定クロックソースの設定 2.6.2. OSC_CLK_1 Clock Input
3. インテル® Agilex™ コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングルデバイスのコンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP ：インテル FPGAパラレル・フラッシュ・ローダーII IPコア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IPコアの生成 3.1.7.4. PFL II IP コアの制約 3.1.7.5. PFL II IPコアの使用
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへのページモードとオプション・ビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IPコアの生成 x
3.1.7.3.1. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションのための単一のPFL II IPの作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IP コアの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するPFL II IP推奨のデザイン上の制約 3.1.7.4.2. QSPIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.3. CFIフラッシュを使用するためのPFL II IP推奨デザイン制約 3.1.7.4.4. PFL II IPが他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IPが他の出力ピンに推奨する制約
3.1.7.5. PFL II IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュデバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリー のレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. .pofファイルをシリアル・フラッシュ・デバイスにプログラミングする 3.2.10.3. .jicファイルをシリアル・フラッシュ・デバイスにプログラミングする
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用したJTAGシングル・デバイス・コンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用した JTAG マルチ・デバイス・コンフィギュレーション
4. デザインでReset Release Intel® FPGA IPを含む x
4.1. リセットリリースIP要件を理解する 4.2. デザインでのIPのインスタンス化 4.3. PLLリセット信号のゲート 4.4. 部分リコンフィグレーション（PR）を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシンロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. Remote System Update (AS) 5.1.3. リモート・システム・アップグレード・コンフィギュレーション・サポート 5.1.4. リモート システム アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリアップデート・イメージによるアップデート
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–視点
5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 x
5.4.1.2.1. ファームウェアバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティーションのレイアウト 5.4.2.2. サブパーティーション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期 RSU イメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する 5.5.4. クアッドSPI操作を実行するためのコマンド・シーケンス
5.5.1. 初期 RSU イメージの生成 x
5.5.1.1. SOF ファイルを使用した初期 RSU イメージの生成 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. インテル® Agilex™ コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. インテル® Agilex™ デバイス・ユーザーガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. インテル® Agilex™ コンフィグレーション・スキームの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の違い 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーはコンフィグレーションに失敗する可能性があります 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. インテル® Agilex™ コンフィグレーション・ユーザーガイド
2. インテル® Agilex™ コンフィグレーションの詳細
3. インテル® Agilex™ コンフィグレーション・スキーム
4. デザインでReset Release Intel® FPGA IPを含む
5. リモート・システム・アップデート (RSU)
6. インテル® Agilex™ コンフィグレーション機能
7. インテル® Agilex™ デバイス・ユーザーガイド
8. インテル® Agilex™ IPユーザーガイド・アーカイブ
9. インテル® Agilex™ IPユーザーガイドの改訂履歴

5.6.5. アプリケーション・イメージの追加

プロジェクトにシミュレーション・ファイルを追加するには、以下のステップを実行します。

  1. Tcl コンソール ウィンドウで QSPI_OPEN および QSPI_SET_CSコマンドを実行して、AS x4 インターフェイスとフラッシュ・メモリーへの排他的アクセスを設定します。これで、AS x4インターフェイスに排他的にアクセスでき、を実行してアクセスを放棄するまでフラッシュできます。 QSPI_CLOSE コマンドを実行してアクセスを放棄するまで、AS x4 インターフェイスとフラッシュに排他的にアクセスできます。 QSPI_WRITEコマンドを使用して、新しいアプリケーション・イメージをフラッシュ・メモリーに書き込みます。
  2. あるいは、rsu1.tclスクリプトには、新しいアプリケーション・イメージをフラッシュ・メモリにプログラムするprogram_flash関数が含まれています。次のコマンドは、このタスクを実行します。 
    program_flash new_application_image.rpd 0x03FF0000 1024

    program_flash 関数は3つの引数を取ります。

    1. フラッシュ・メモリーに書き込む.rpdファイル。
    2. 開始アドレス。
    3. 各QSPI_WRITEコマンドで書き込むワード数。QSPI_WRITEは、書き込み命令ごとに最大 1024 ワードをサポートします。

    図 80. 新しいアプリケーション・イメージのプログラム 
    $ source rsu1.tcl
/channels/local/top/master_1
$ program_flash new_application_image.rpd 0x03ff0000 1024
total number of words is 584704
total number of page is 571
total number of sector is 36
reading rpd is completed
start writing flash
writing flash is completed
  3. QSPI_WRITEコマンドを使用して、コンフィグレーション・ファームウェア・ポインター・ブロック (CPB) 内の新しいイメージ・ポインター・エントリーに新しいアプリケーション・イメージの開始アドレスを書き込みます。書き込みを開始する前に、新しいイメージ・ポインター・エントリーの値が0xFFFFFFFFであることを確認します。
    注: HPS を使用して RSU を管理する場合、構成ポインター ブロック (CPB0 および CPB1) とサブパーティーション テーブル (SPT) の両方のコピーを更新する必要があります。非 HPS の場合、ポインター ブロックの両方のコピーの更新は必須ですが、サブパーティーション テーブルの更新は必要ありません。 SPTの詳細については、サブパーティーション・テーブルのレイアウトを参照してCPB のの詳細については、ポインター ブロックのレイアウトを参照してください。
上記の例に基づくと、CPB0とCPB1のアドレス オフセット0x20は、アプリケーション・イメージの開始アドレスを指している必要があります。 新しいアプリケーション・イメージの開始アドレスを次のイメージ・ポインター・エントリーに書き込む前に、次の新しいイメージ・ポインター・エントリーの値を 0xFFFFFFFF にする必要があります。
QSPI_read関数を使用して、新しいイメージ・ポインター・エントリーの値が0xFFFFFFFFであることを確認できます。QSPI_read 関数は、次の 2 つの引数を取ります。
  1. 開始アドレス
  2. 読み込むワードの数

図 81. 新しいイメージ・ポインター・エントリーの値が 0xFFFFFFFF であることを確認する 
$ qspi_read 0x004a0020 1
0x004b0000
$ qspi_read 0x004a0028 1
0xffffffff
% qspi_read 0x004a8020 1
0x004b0000
% qspi_read 0x004a8028 1
0xffffffff
QSPI_write_one_word関数を使用して、新しいアプリケーション・イメージ・アドレスを次のイメージエントリーに書き込むことができます。 QSPI_write_one_word関数は 2 つの引数を取ります。
  1. アドレス
  2. ワードの価値
図 82. 新しいイメージ・ポインター・エントリーへのアドレスポインターの書き込み 
% qspi_write_one_word 0x004a0028 0x02000000
% qspi_write_one_word 0x004a8028 0x02000000

次のイメージ・ポインター・エントリーに対してQSPI_read関数を実行して、目的の新しいアプリケーション・イメージの開始アドレスが書き込まれるようにすることができます。

新しいイメージポインターへの更新の確認

% qspi_read 0x004a0028 1
0x02000000
% qspi_read 0x004a8028 1
0x02000000

ホスト・ソフトウェアは、nCONFIGピンをアサートすることにより、新しいアプリケーション・イメージで インテル® Agilex™ FPGA をリコンフィグレーションできるようになります。または、PCBの電源を入れ直すこともできます。リコンフィグレーションの後、現在のイメージ アドレスを確認します。 予想されるアドレスは0x03ff0000です。リモート・システム・アップデートのホストがアプリケーション・イメージをロードすると、決定ファームウェアはイメージ・ポインター項目を逆の順序でトラバースします。新しいイメージは、デバイスを再起動するときに最も優先度が高くなります。

注: リモート・システム更新ホストがアプリケーション・イメージをロードすると、決定ファームウェアはイメージ・ポインター項目を逆の順序でトラバースします。新しいイメージは、デバイスを再起動するときに最も優先度が高くなります。
レベル 2 の表題