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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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5.6.1. 前提条件
このリモート・システム・アップデート例を実行するには、お使いのシステムが次のハードウェアおよびソフトウェアの要件を満たしている必要があります。
- この例を作成し、 インテル® Agilex™ SoC開発キットにダウンロードする必要があります。
- プラットフォーム・デザイナー・システムに示されているように、JTAG - Avalon® マスター間ブリッジに接続するMailbox ClientインテルFPGA IPをデザインに含める必要があります。JTAG - Avalon® マスター間ブリッジは、ファクトリー・イメージおよびアプリケーション・イメージのリモート・システム・アップデート・ホスト・コントローラーとして機能します。
- デザインにはまた、リセット・リリース・インテルFPGA IPが含まれている必要があります。このコンポーネントは、FPGAファブリック全体がユーザーモードに入るまでデザインをリセットに維持します。
- ninit_done_resetコンポーネントおよびreset_bridge_1コンポーネントは、2つのステージのリセット・シンクロナイザーを作成し、デバイス・コンフィグレーションが完了してデバイスがユーザーモードに入ると、Mailbox ClientインテルFPGA IPおよびJTAG - Avalonマスター間ブリッジインテルFPGA IPをリセットから解放します。
- リセットリリースIPからのninit_done出力信号は、ninit_done_reset in_resetピンに接続することでこのリセットをゲーティングします。
- reset_inリセット・ブリッジ・インテルFPGA IPは、ユーザー・モード・リセットを提供します。このデザインにおいて、エクスポートされたresetpinはアプリケーション・ロジックに接続します。
図 73. リモート・システム・アップデート・デザイン例に必要な通信とホスト・コンポーネント