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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングルデバイスのコンフィグレーション
3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP :インテル FPGAパラレル・フラッシュ・ローダーII IPコア
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン
3.2.6. シリアル・コンフィグレーション・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリー のレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン
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7.2. インテル® Agilex™ コンフィグレーション・スキームの概要
インテル® Agilex™ デバイスは、 インテル® Stratix® 10アーキテクチャーと非常によく似たコンフィグレーション・アーキテクチャーを採用しています。専用のハード プロセッサーであるSecure Device Manager (SDM) は、デバイスのパワー・オン・リセットからデバイス・コンフィグレーションのすべての側面を制御および監視します。 このコンフィグレーション・アーキテクチャーは、ステートマシンがコンフィグレーションを制御する以前のインテル FPGA デバイスファミリーとは異なります。
インテル® Agilex™ および インテル® Stratix® 10デバイスと以前のデバイスファミリーとの間には、使用可能なコンフィグレーション・モード、コンフィグレーション・ピンの動作、および接続ガイドラインに関して重要な違いがあります。また、ビットストリームのフォーマットも異なります。これらの違いとこれらのピンの動作について知っておくと、構成の問題を理解し、デバッグするのに役立ちます。