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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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5.4. チャネルレイアウトおよびPLLの使用法
次の図は、インテルStratix 10 Avalon-MMハードIPコアのGen1、Gen2およびGen3、x1、x2、x4、x8およびx16のバリアントのチャネルレイアウトとPLLの使用法を示しています。不足しているバリアントGen3 x16は、別のインテルStratix 10 IPコア (インテルStratix 10 Avalon-MM Hard IP+ core) でサポートされていることに注意してください。Avalon-MM Hard IP+ coreの詳細については、https://www.intel.com/content/www/us/en/programmable/documentation/sox1520633403002.html を参照してください。
チャネルレイアウトは、アプリケーション層へのAvalon-STおよびAvalon-MMインターフェイスで同じです。
注: インテルStratix 10デバイスのPCIeハードIPインスタンスはすべてx16です。チャネル8〜15は、使用されるチャネルが16未満の場合、他のプロトコルで使用可能です。詳細については、チャネルの可用性を参照してください。
図 26. Gen1およびGen2 x1
図 27. Gen1およびGen2 x2
図 28. Gen1およびGen2 x4
図 29. Gen1およびGen2 x8
図 30. Gen1およびGen2 x16
図 31. Gen3 x1
図 32. Gen3 x2
図 33. Gen3 x4
図 34. Gen3 x8
関連情報