PCI Express* 用のインテル® Stratix® 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイド

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ID 683667
日付 6/03/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. クイック・スタート・ガイド 3. インターフェイスの概要 4. パラメーター 5. IPコアを使用したデザイン 6. ブロックの説明 7. レジスター 8. DMA Descriptor Controllerのプログラミング・モデル 9. Avalon-MMルートポートのプログラミング・モデル 10. Avalon-MMテストベンチおよびデザイン例 11. トラブルシューティングおよびリンクの監視 A. PCI Expressコア・アーキテクチャー B. 改訂履歴
1. 概要 x
1.1. PCIeのAvalon-MMインターフェイス 1.2. フィーチャー 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. 推奨スピードグレード 1.6. パフォーマンスおよびリソース使用率 1.7. トランシーバー・タイル 1.8. PCI Express IPコア・パッケージのレイアウト 1.9. チャネルの可用性
2. クイック・スタート・ガイド x
2.1. デザイン・コンポーネント 2.2. ディレクトリー構造 2.3. デザイン例の生成 2.4. デザイン例のシミュレーション 2.5. デザイン例のコンパイルおよびデバイスのプログラム 2.6. Linuxカーネルドライバーのインストール 2.7. デザイン例アプリケーションの実行
3. インターフェイスの概要 x
3.1. ディスクリプター・コントローラーが内部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.2. ディスクリプター・コントローラーが外部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.3. その他のAvalon-MMインターフェイス 3.4. クロックおよびリセット 3.5. システム・インターフェイス
3.3. その他のAvalon-MMインターフェイス x
3.3.1. Avalon-MM Masterインターフェイス 3.3.2. Avalon-MM Slaveインターフェイス 3.3.3. Control Register Access (CRA) Avalon-MMスレーブ
4. パラメーター x
4.1. Avalon-MMの設定 4.2. ベース・アドレス・レジスター 4.3. デバイス識別レジスター 4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター 4.5. コンフィグレーション、デバッグおよび拡張オプション 4.6. PHYの特性 4.7. デザイン例
4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター x
4.4.1. デバイス・ケイパビリティー 4.4.2. Link Capabilities 4.4.3. MSIおよびMSI-X Capabilities 4.4.4. スロット・ケイパビリティー 4.4.5. パワー・マネジメント 4.4.6. Vendor Specific Extended Capability (VSEC)
5. IPコアを使用したデザイン x
5.1. 生成 5.2. シミュレーション 5.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 5.4. チャネルレイアウトおよびPLLの使用法
6. ブロックの説明 x
6.1. インターフェイス
6.1. インターフェイス x
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス 6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス 6.1.3. クロックおよびリセット 6.1.4. 割り込み 6.1.5. フラッシュ要求 6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス x
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス 6.1.1.2. 書き込みDMA Avalon-MMマスターポート 6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.1.1. 読み出しデータムーバー 6.1.1.1.2. Read Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.3. Write Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.4. 読み出しディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス 6.1.1.1.5. 書き込みディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス
6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.3.1. Avalon-ST Descriptorソース
6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス x
6.1.2.1. バーストおよび非バーストAvalon-MMモジュール信号 6.1.2.2. 非バーストスレーブのモジュール 6.1.2.3. 32ビットのControl Register Access (CRA) スレーブ信号 6.1.2.4. バースト・スレーブ・モジュール
6.1.3. クロックおよびリセット x
6.1.3.1. クロック 6.1.3.2. リセット
6.1.4. 割り込み x
6.1.4.1. エンドポイントのMSI割り込み 6.1.4.2. レガシー割り込み
6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス x
6.1.6.1. シリアル・データ・インターフェイス 6.1.6.2. PIPEインターフェイス 6.1.6.3. Hard IP Statusインターフェイス 6.1.6.4. Hard IP Reconfiguration 6.1.6.5. テスト・インターフェイス
7. レジスター x
7.1. コンフィグレーション・スペース・レジスター 7.2. Avalon-MM DMAブリッジのレジスター
7.1. コンフィグレーション・スペース・レジスター x
7.1.1. レジスターアクセスの定義 7.1.2. PCIコンフィグレーション・ヘッダー・レジスター 7.1.3. PCI Express機能構造 7.1.4. インテル定義のVSEC Capabilityヘッダー 7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター 7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター 7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター 7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
7.1.4. インテル定義のVSEC Capabilityヘッダー x
7.1.4.1. インテル定義のVendor Specificヘッダー 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. ユーザーによるコンフィグレーション可能なデバイスおよびボードID
7.2. Avalon-MM DMAブリッジのレジスター x
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ 7.2.2. DMA Descriptor Controllerレジスター
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ x
7.2.1.1. Avalon-MM to PCI Express割り込みステータスレジスター 7.2.1.2. Avalon-MM to PCI Express割り込みイネーブルレジスター 7.2.1.3. 高性能Avalon-MM 32ビットのスレーブモジュールのアドレスマッピング 7.2.1.4. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 7.2.1.5. PCI Express Configuration Informationレジスター
7.2.2. DMA Descriptor Controllerレジスター x
7.2.2.1. 読み出しDMA内部Descriptor Controllerレジスター 7.2.2.2. 書き込みDMA内部Descriptor Controllerレジスター
8. DMA Descriptor Controllerのプログラミング・モデル x
8.1. 読み出しDMAの例 8.2. 書き込みDMAの例 8.3. 同時読み書きDMA用のソフトウェア・プログラム 8.4. 読み出しDMAおよび書き込みDMAのディスクリプター・フォーマット
9. Avalon-MMルートポートのプログラミング・モデル x
9.1. ルートポートTLPデータ制御およびステータスレジスター 9.2. TLPの送信 9.3. ノンポステッド・コンプリーションTLPの受信 9.4. CRAインターフェイスを使用したBAR0の読み出しおよび書き込みの例
10. Avalon-MMテストベンチおよびデザイン例 x
10.1. Avalon-MMエンドポイント・テストベンチ 10.2. エンドポイントのデザイン例 10.3. Avalon-MMテスト・ドライバー・モジュール 10.4. Root Port BFM 10.5. BFMプロシージャーおよびファンクション
10.2. エンドポイントのデザイン例 x
10.2.1. BAR設定
10.4. Root Port BFM x
10.4.1. 概要 10.4.2. アプリケーション層への読み出しおよび書き込みトランザクションの発行 10.4.3. ルートポートおよびエンドポイントのコンフィグレーション 10.4.4. コンフィグレーション・スペース・バスおよびデバイスの番号付け 10.4.5. BFMメモリーマップ
10.5. BFMプロシージャーおよびファンクション x
10.5.1. ebfm_barwrプロシージャー 10.5.2. ebfm_barwr_immプロシージャー 10.5.3. ebfm_barrd_waitプロシージャー 10.5.4. ebfm_barrd_nowtプロシージャー 10.5.5. ebfm_cfgwr_imm_waitプロシージャー 10.5.6. ebfm_cfgwr_imm_nowtプロシージャー 10.5.7. ebfm_cfgrd_waitプロシージャー 10.5.8. ebfm_cfgrd_nowtプロシージャー 10.5.9. BFMコンフィグレーション・プロシージャー 10.5.10. BFM共有メモリー・アクセス・プロシージャー 10.5.11. BFMログおよびメッセージ・プロシージャー 10.5.12. Verilog HDL Formattingファンクション
10.5.9. BFMコンフィグレーション・プロシージャー x
10.5.9.1. ebfm_cfg_rp_epプロシージャー 10.5.9.2. ebfm_cfg_decode_barプロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー x
10.5.10.1. 共有メモリー定数 10.5.10.2. shmem_writeタスク 10.5.10.3. shmem_readファンクション 10.5.10.4. shmem_display Verilog HDLファンクション 10.5.10.5. shmem_fillプロシージャー 10.5.10.6. shmem_chk_okファンクション
10.5.11. BFMログおよびメッセージ・プロシージャー x
10.5.11.1. ebfm_display Verilog HDLファンクション 10.5.11.2. ebfm_log_stop_sim Verilog HDLファンクション 10.5.11.3. ebfm_log_set_suppressed_msg_maskタスク 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 10.5.11.5. ebfm_log_open Verilog HDLファンクション 10.5.11.6. ebfm_log_close Verilog HDLファンクション
10.5.12. Verilog HDL Formattingファンクション x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. トラブルシューティングおよびリンクの監視 x
11.1. トラブルシューティング 11.2. PCIe Link Inspectorの概要
11.1. トラブルシューティング x
11.1.1. Polling.Activeステートを超えて進行できないシミュレーション 11.1.2. ハードウェア立ち上げに関する問題 11.1.3. リンク・トレーニング 11.1.4. サードパーティー製PCIeアナライザーの使用
11.2. PCIe Link Inspectorの概要 x
11.2.1. PCIe* Link Inspectorハードウェアの概要
11.2.1. PCIe* Link Inspectorハードウェアの概要 x
11.2.1.1. PCIe* Link Inspectorのイネーブル化 11.2.1.2. PCIe* Link Inspectorの起動 11.2.1.3. PCIe* Link InspectorのLTSSM監視 11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス 11.2.1.5. 追加のステータスコマンド
11.2.1.3. PCIe* Link InspectorのLTSSM監視 x
11.2.1.3.1. LTSSM監視レジスター 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス x
11.2.1.4.1. PCIe* Link Inspectorコマンド 11.2.1.4.2. NPDME PLLおよびチャネルコマンド 11.2.1.4.3. レジスター・アドレス・マップ
11.2.1.5. 追加のステータスコマンド x
11.2.1.5.1. PLLロックおよびキャリブレーション・ステータス・レジスターの表示
A. PCI Expressコア・アーキテクチャー x
A.1. トランザクション層 A.2. データリンク層 A.3. 物理層
B. 改訂履歴 x
B.1. PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドの改訂履歴
1. 概要
2. クイック・スタート・ガイド
3. インターフェイスの概要
4. パラメーター
5. IPコアを使用したデザイン
6. ブロックの説明
7. レジスター
8. DMA Descriptor Controllerのプログラミング・モデル
9. Avalon-MMルートポートのプログラミング・モデル
10. Avalon-MMテストベンチおよびデザイン例
11. トラブルシューティングおよびリンクの監視
A. PCI Expressコア・アーキテクチャー
B. 改訂履歴

B.1. PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン 変更内容
2020.06.03 20.1 クロックとリセットのリセットの項に、新しい入力 ninit_done の説明を追加しました。また、AN 891: Using the Reset Release Intel FPGA IPへのリンクも追加しました。これには、ninit_done 入力の駆動に使用されるReset Release IPが記載されています。
2020.05.11 20.1 ADME (Altera Debug Master Endpoint) をNPDME (Native PHY Debug Master Endpoint) に変更しました。
2020.04.23 19.3 Avalon-ST Descriptorソースの項の ready latency 値を3サイクルから1サイクルに更新しました。
2020.04.22 19.3

ドキュメントのタイトルを PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドに更新して、新しい法的な命名ガイドラインに対応しました。

表51のコンフィグレーション・スペース機能構造とPCIe Base Specificationの対応関係の説明の一部の予約済みビットのバイトアドレスのタイプミスを修正しました。

2020.03.25 19.3

システム・インターフェイスおよびHard IP Reconfigurationインターフェイスの項に、PCIe Link Inspectorがイネーブルになっている場合、Hard IP Reconfigurationインターフェイスにアクセスできないという注記を追加しました。

2020.01.03 19.3

Gen1 x1バリアントのリソース使用率の数値を更新しました。

Gen3 x16バリアントが インテル® Stratix® 10 Avalon® Memory Mapped (Avalon-MM) Hard IP+ for PCI Express* でサポートされているという注記を追加しました。

2019.09.30 19.3

このUser Guideが、インテルStratix 10デバイスのHタイルおよびLタイルのバリアントにのみ適用されることを明確にするための注記を追加しました。

フィーチャーの項に、Autonomous Hard IPモードを追加しました。

2019.07.18 19.1 デバイス・コンフィグレーションを成功させるには、デバイスの電源投入時に refclk が安定し、フリーランニングである必要があるという注記を追加しました。
2019.03.30 19.1

Root Portのプログラミング・モデルに関する章を追加しました。

Root Portモードは推奨されないという注記を削除しました。

トラブルシューティングの章から、BIOS Enumerationの項をを削除しました。

2019.03.12 18.1.1 EタイルのPAM-4周波数を57.8Gに、NRZ周波数を28.9Gに更新しました。
2019.03.04 18.1.1 デザイン例のシミュレーションのトピックで、VCS、NCSim、およびXceliumシミュレーションを実行するコマンドを更新しました。
2018.12.24 18.1.1

Link Inspector Avalon-MM Interfaceの説明を追加しました。

MSI機能用のAvalon-MM-to-PCIe rxm_irq を追加しました。

2018.10.26 18.1 IPコアがL1/L2低電力ステート、インバンドビーコン、およびサイドバンドWAKE#信号をサポートしないというステートメントを追加しました。
2018.09.24 18.1

PCIe* Link Inspectorの ltssm_file2console および ltssm_save_oldstates のコマンドを追加しました。

デザイン例のModelSimシミュレーションを実行するための手順を更新しました。

デザイン例を実行するための手順を更新しました。
2018.08.29 18.0 ModelSimシミュレーションを実行するための手順にvsimを呼び出す手順を追加しました。
日付 バージョン 変更内容
2018年5月 18.0

ユーザーガイドに次の変更を加えました。

  • 32ビットのControl Register Access (CRA) の章を編集して、RPモードでは、アプリケーション・ロジックがTLP HeaderのTagフィールドを0x10に設定する必要があることを説明しました。
  • フィーチャーの章で、AERは常にイネーブルであるという注記を追加しました。
  • インターフェイスの章にサブトピックを追加して、フラッシュ要求がサポートされていないことを説明しました。
  • PCI Express Configuration Informationレジスターの章を更新して、Extended Tagがサポートされていないことを説明しました。
  • GUIスクリーンショットおよびデザイン例の生成の手順のリストを更新しました 。また、recommended_pinassignments_s10.txtファイルの説明を追加しました。
  • パラメーターを更新して、追加する Application Interface Width パラメーターおよび、そのパラメーターの64ビットオプションを選択したときに使用可能なコンフィグレーションを追加しました。
  • インターフェイスの概要、Avalon-MM Masterインターフェイス、およびAvalon-MM Slaveインターフェイスの章を更新して、DMA動作は256ビットのアプリケーション・インターフェイス幅には使用可能で、64ビットには使用不可であることを説明し、64ビットのバーストの場合の行を機能テーブルに追加しました。
2017年11月 17.1 Enable RX-polarity inversion in soft logic パラメーターを削除しました。このパラメーターは、 インテル® Stratix® 10デバイスには必要ありません。
2017年11月 17.1

ユーザーガイドに次の変更を加えました。

  • Testbench and Design Example for the Avalon-MM Interfaceの章を改訂しました。テストベンチを実装する機能およびタスクは変更されていませんが、ファイル内のこれらの機能およびタスクの構成は、以前のデバイスファミリーとはまったく異なります。
  • DMAレジスターの説明を改善しました。
  • Generating the Avalon-MM Design を改訂して、.ip ファイルからデザイン例を生成しました。このIPコアは、 インテル® Quartus® Primeプロ・エディション IP Catalogで使用可能になりました。
  • rxm_irq_<n>[15:0] の定義を追加しました。この信号は、CRAポートをイネーブルすると、Avalon-MMインターフェイスで使用可能になります。
  • このリリースでサポートされているExpansion ROMのビット・エンコーディングを追加しました。
  • コンフィグレーション・スペース機能構造と PCIe* Base Specificationの対応関係の説明の表の、Lane Equalization Control Register のアドレス範囲を修正しました。それぞれ最大の16レーンに4バイトのレジスターがあります。
  • Legacy Interrupt AssertionおよびLegacy Interrupt Deassertionの図を修正しました。インテルStratix 10デバイスは、app_int_ack 信号をサポートしていません。
  • Lタイル・トランシーバーの最大スループットが、17.4 Gbpsから26 Gbpsに更新されました。
  • 推奨スピードグレードから-3を削除しました。
  • 内部Descriptor Controllerをイネーブルする場合、BAR0をプリフェッチ不可として扱う必要があるという注記を追加しました。
  • testin_zero の説明を削除しました。この信号は、IPのトップレベルの信号ではありません。

PCI Express* IPコアのインテルStratix 10ハードIPに次の変更を加えました。

  • このIPコアは、インテルQuartus Primeプロ・エディションのIP Catalogで使用可能になりました。
2017年5月 Quartus®Prime Pro v17.1 Stratix 10 ES Editionソフトウェア

IPコアに次の変更を加えました。

  • .ini ファイルで、最大Gen3 x8バリアントの (*.pof) を追加しました。
  • Hタイル・トランシーバーのサポートを追加しました。
  • Averyテストベンチで使用できるGen3x16シミュレーション・モデルのサポートを追加しました。

ユーザーガイドに次の変更を加えました。

  • DMA Descriptor Controllerレジスターの説明を追加しました。
  • Getting Started with the Avalon-MM DMAの動的なデザイン例を、動的に生成されたクイック・スタート・ガイドのデザイン例に置き換えました。
  • パフォーマンスおよびリソース使用率の結果を追加しました。
  • 読み出しDMAの例を変更して、より大きなデータブロック転送を使用しました。
  • 書き込みDMAの例を追加しました。
  • Testbench and Design Example for the Avalon-MM Interfaceの章を追加しました。
  • リファレンスに、AN-811: Using the Avery BFM for PCI Express Gen3x16 Simulation on Intel Stratix 10 Devices を追加しました。
  • Avalon-MM DMAブリッジとユーザー・アプリケーション間の接続、およびPCIe IPコア・システム・インターフェイスとユーザー・アプリケーション間の接続を示す図を追加しました。
  • 生成の内容を改訂して、 Quartus® Prime Pro – Stratix 10 Edition 17.1 Interim Releaseのデザインフローと一致させました。
  • Advance、 Preliminary、およびFinalのタイミングモデルの定義を追加しました。
  • マイナーなエラーおよびタイプミスを修正しました。
2016年10月 Quartus® Prime Pro – Stratix 10 Edition Beta

初版
レベル 2 の表題