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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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1.8. PCI Express IPコア・パッケージのレイアウト
インテルStratix 10デバイスには、個別のトランシーバー・タイルに実装された高速トランシーバーがあります。トランシーバー・タイルは、デバイスの左側と右側にあります。
各24チャネル・トランシーバーのLまたはHタイルには、強化されたロジックで実装された1つのx16 PCIe IPコアが含まれています。次の図は、インテルStratix 10デバイス内のPCIe IPコアのレイアウトを示しています。LタイルおよびHタイルはどちらもオレンジ色です。Eタイルは緑色で示されています。
図 3. 4つのPCIeハードIPコアおよび96のトランシーバー・チャネルを備えたインテルStratix 10 GX/SXデバイス
図 4. 2つのPCIeハードIPコアおよび48のトランシーバー・チャネルを備えたインテルStratix 10 GX/SXデバイス
図 5. 2つのPCIeハードIPコアおよび48のトランシーバー・チャネルを備えたインテルStratix 10 GX/SXデバイス - 両側にトランシーバーあり
図 6. 2つのトランシーバー・タイルおよび48のトランシーバー・チャネルを備えたインテルStratix 10移行デバイス
図 7. 1つのPCIeハードIPコアおよび24のトランシーバー・チャネルを備えたインテルStratix 10 GX/SXデバイス
図 8. 1つのPCIeハードIPコアおよび144のトランシーバー・チャネルを備えたインテルStratix 10 TXデバイス
図 9. 1つのPCIeハードIPコアおよび96のトランシーバー・チャネルを備えたインテルStratix 10 TXデバイス
図 10. 2つのPCIeハードIPコアおよび72のトランシーバー・チャネルを備えたインテルStratix 10 TXデバイス