インテルのみ表示可能 — GUID: ijc1548790062480
Ixiasoft
7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
インテルのみ表示可能 — GUID: ijc1548790062480
Ixiasoft
9.2. TLPの送信
アプリケーション層は、CRAスレーブポートに対してAvalon-MMアクセスの次のシーケンスを実行して、TLP Requestを送信します。
- TX TLPの最初の32ビットをアドレス0x2000のRP_TX_REGに書き込みます。
- RP_RP_TX_CNTRL[2:0]を3'b001に設定して、ノンポステッド要求のTLPの最初のdwordをRoot Port TX FIFOにプッシュします。
- TX TLPの次の32ビットをアドレス0x2000のRP_TX_REGに書き込みます。
- TPLが完了した場合は、RP_RP_TX_CNTRL[2:0]を3'b010に設定します。それ以外の場合は、RP_RP_TX_CNTRL[2:0]を3'b000に設定して、次のデータをTX FIFOにプッシュして続行します。
- 手順3と4を繰り返します。
- TLPが完了すると、Avalon-MMブリッジはTLPを構築し、ダウンストリームに送信します。