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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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6.1.3.1. クロック
信号 |
入力/出力 |
説明 |
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refclk | 入力 |
PCI Express Card Electromechanical Specification Revision 2.0で定義されている、IPコアの入力リファレンス・クロックです。周波数は100 MHz±300 ppmです。 PCIe* 100 msのウェイクアップ時間要件を満たすには、このクロックはフリーランニングである必要があります。
注: デバイス・コンフィグレーションを成功させるには、デバイスの電源投入時に入力リファレンス・クロックが安定し、フリーランニングである必要があります。
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coreclkout_hip | 出力 |
このクロックは、データリンク、トランザクション、およびアプリケーション層を駆動します。アプリケーション層の周波数は、データレートおよび表に指定されているレーン数によって異なります。
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