PCI Express* 用のインテル® Stratix® 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイド

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ID 683667
日付 6/03/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. クイック・スタート・ガイド 3. インターフェイスの概要 4. パラメーター 5. IPコアを使用したデザイン 6. ブロックの説明 7. レジスター 8. DMA Descriptor Controllerのプログラミング・モデル 9. Avalon-MMルートポートのプログラミング・モデル 10. Avalon-MMテストベンチおよびデザイン例 11. トラブルシューティングおよびリンクの監視 A. PCI Expressコア・アーキテクチャー B. 改訂履歴
1. 概要 x
1.1. PCIeのAvalon-MMインターフェイス 1.2. フィーチャー 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. 推奨スピードグレード 1.6. パフォーマンスおよびリソース使用率 1.7. トランシーバー・タイル 1.8. PCI Express IPコア・パッケージのレイアウト 1.9. チャネルの可用性
2. クイック・スタート・ガイド x
2.1. デザイン・コンポーネント 2.2. ディレクトリー構造 2.3. デザイン例の生成 2.4. デザイン例のシミュレーション 2.5. デザイン例のコンパイルおよびデバイスのプログラム 2.6. Linuxカーネルドライバーのインストール 2.7. デザイン例アプリケーションの実行
3. インターフェイスの概要 x
3.1. ディスクリプター・コントローラーが内部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.2. ディスクリプター・コントローラーが外部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.3. その他のAvalon-MMインターフェイス 3.4. クロックおよびリセット 3.5. システム・インターフェイス
3.3. その他のAvalon-MMインターフェイス x
3.3.1. Avalon-MM Masterインターフェイス 3.3.2. Avalon-MM Slaveインターフェイス 3.3.3. Control Register Access (CRA) Avalon-MMスレーブ
4. パラメーター x
4.1. Avalon-MMの設定 4.2. ベース・アドレス・レジスター 4.3. デバイス識別レジスター 4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター 4.5. コンフィグレーション、デバッグおよび拡張オプション 4.6. PHYの特性 4.7. デザイン例
4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター x
4.4.1. デバイス・ケイパビリティー 4.4.2. Link Capabilities 4.4.3. MSIおよびMSI-X Capabilities 4.4.4. スロット・ケイパビリティー 4.4.5. パワー・マネジメント 4.4.6. Vendor Specific Extended Capability (VSEC)
5. IPコアを使用したデザイン x
5.1. 生成 5.2. シミュレーション 5.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 5.4. チャネルレイアウトおよびPLLの使用法
6. ブロックの説明 x
6.1. インターフェイス
6.1. インターフェイス x
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス 6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス 6.1.3. クロックおよびリセット 6.1.4. 割り込み 6.1.5. フラッシュ要求 6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス x
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス 6.1.1.2. 書き込みDMA Avalon-MMマスターポート 6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.1.1. 読み出しデータムーバー 6.1.1.1.2. Read Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.3. Write Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.4. 読み出しディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス 6.1.1.1.5. 書き込みディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス
6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.3.1. Avalon-ST Descriptorソース
6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス x
6.1.2.1. バーストおよび非バーストAvalon-MMモジュール信号 6.1.2.2. 非バーストスレーブのモジュール 6.1.2.3. 32ビットのControl Register Access (CRA) スレーブ信号 6.1.2.4. バースト・スレーブ・モジュール
6.1.3. クロックおよびリセット x
6.1.3.1. クロック 6.1.3.2. リセット
6.1.4. 割り込み x
6.1.4.1. エンドポイントのMSI割り込み 6.1.4.2. レガシー割り込み
6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス x
6.1.6.1. シリアル・データ・インターフェイス 6.1.6.2. PIPEインターフェイス 6.1.6.3. Hard IP Statusインターフェイス 6.1.6.4. Hard IP Reconfiguration 6.1.6.5. テスト・インターフェイス
7. レジスター x
7.1. コンフィグレーション・スペース・レジスター 7.2. Avalon-MM DMAブリッジのレジスター
7.1. コンフィグレーション・スペース・レジスター x
7.1.1. レジスターアクセスの定義 7.1.2. PCIコンフィグレーション・ヘッダー・レジスター 7.1.3. PCI Express機能構造 7.1.4. インテル定義のVSEC Capabilityヘッダー 7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター 7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター 7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター 7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
7.1.4. インテル定義のVSEC Capabilityヘッダー x
7.1.4.1. インテル定義のVendor Specificヘッダー 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. ユーザーによるコンフィグレーション可能なデバイスおよびボードID
7.2. Avalon-MM DMAブリッジのレジスター x
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ 7.2.2. DMA Descriptor Controllerレジスター
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ x
7.2.1.1. Avalon-MM to PCI Express割り込みステータスレジスター 7.2.1.2. Avalon-MM to PCI Express割り込みイネーブルレジスター 7.2.1.3. 高性能Avalon-MM 32ビットのスレーブモジュールのアドレスマッピング 7.2.1.4. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 7.2.1.5. PCI Express Configuration Informationレジスター
7.2.2. DMA Descriptor Controllerレジスター x
7.2.2.1. 読み出しDMA内部Descriptor Controllerレジスター 7.2.2.2. 書き込みDMA内部Descriptor Controllerレジスター
8. DMA Descriptor Controllerのプログラミング・モデル x
8.1. 読み出しDMAの例 8.2. 書き込みDMAの例 8.3. 同時読み書きDMA用のソフトウェア・プログラム 8.4. 読み出しDMAおよび書き込みDMAのディスクリプター・フォーマット
9. Avalon-MMルートポートのプログラミング・モデル x
9.1. ルートポートTLPデータ制御およびステータスレジスター 9.2. TLPの送信 9.3. ノンポステッド・コンプリーションTLPの受信 9.4. CRAインターフェイスを使用したBAR0の読み出しおよび書き込みの例
10. Avalon-MMテストベンチおよびデザイン例 x
10.1. Avalon-MMエンドポイント・テストベンチ 10.2. エンドポイントのデザイン例 10.3. Avalon-MMテスト・ドライバー・モジュール 10.4. Root Port BFM 10.5. BFMプロシージャーおよびファンクション
10.2. エンドポイントのデザイン例 x
10.2.1. BAR設定
10.4. Root Port BFM x
10.4.1. 概要 10.4.2. アプリケーション層への読み出しおよび書き込みトランザクションの発行 10.4.3. ルートポートおよびエンドポイントのコンフィグレーション 10.4.4. コンフィグレーション・スペース・バスおよびデバイスの番号付け 10.4.5. BFMメモリーマップ
10.5. BFMプロシージャーおよびファンクション x
10.5.1. ebfm_barwrプロシージャー 10.5.2. ebfm_barwr_immプロシージャー 10.5.3. ebfm_barrd_waitプロシージャー 10.5.4. ebfm_barrd_nowtプロシージャー 10.5.5. ebfm_cfgwr_imm_waitプロシージャー 10.5.6. ebfm_cfgwr_imm_nowtプロシージャー 10.5.7. ebfm_cfgrd_waitプロシージャー 10.5.8. ebfm_cfgrd_nowtプロシージャー 10.5.9. BFMコンフィグレーション・プロシージャー 10.5.10. BFM共有メモリー・アクセス・プロシージャー 10.5.11. BFMログおよびメッセージ・プロシージャー 10.5.12. Verilog HDL Formattingファンクション
10.5.9. BFMコンフィグレーション・プロシージャー x
10.5.9.1. ebfm_cfg_rp_epプロシージャー 10.5.9.2. ebfm_cfg_decode_barプロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー x
10.5.10.1. 共有メモリー定数 10.5.10.2. shmem_writeタスク 10.5.10.3. shmem_readファンクション 10.5.10.4. shmem_display Verilog HDLファンクション 10.5.10.5. shmem_fillプロシージャー 10.5.10.6. shmem_chk_okファンクション
10.5.11. BFMログおよびメッセージ・プロシージャー x
10.5.11.1. ebfm_display Verilog HDLファンクション 10.5.11.2. ebfm_log_stop_sim Verilog HDLファンクション 10.5.11.3. ebfm_log_set_suppressed_msg_maskタスク 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 10.5.11.5. ebfm_log_open Verilog HDLファンクション 10.5.11.6. ebfm_log_close Verilog HDLファンクション
10.5.12. Verilog HDL Formattingファンクション x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. トラブルシューティングおよびリンクの監視 x
11.1. トラブルシューティング 11.2. PCIe Link Inspectorの概要
11.1. トラブルシューティング x
11.1.1. Polling.Activeステートを超えて進行できないシミュレーション 11.1.2. ハードウェア立ち上げに関する問題 11.1.3. リンク・トレーニング 11.1.4. サードパーティー製PCIeアナライザーの使用
11.2. PCIe Link Inspectorの概要 x
11.2.1. PCIe* Link Inspectorハードウェアの概要
11.2.1. PCIe* Link Inspectorハードウェアの概要 x
11.2.1.1. PCIe* Link Inspectorのイネーブル化 11.2.1.2. PCIe* Link Inspectorの起動 11.2.1.3. PCIe* Link InspectorのLTSSM監視 11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス 11.2.1.5. 追加のステータスコマンド
11.2.1.3. PCIe* Link InspectorのLTSSM監視 x
11.2.1.3.1. LTSSM監視レジスター 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス x
11.2.1.4.1. PCIe* Link Inspectorコマンド 11.2.1.4.2. NPDME PLLおよびチャネルコマンド 11.2.1.4.3. レジスター・アドレス・マップ
11.2.1.5. 追加のステータスコマンド x
11.2.1.5.1. PLLロックおよびキャリブレーション・ステータス・レジスターの表示
A. PCI Expressコア・アーキテクチャー x
A.1. トランザクション層 A.2. データリンク層 A.3. 物理層
B. 改訂履歴 x
B.1. PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドの改訂履歴
1. 概要
2. クイック・スタート・ガイド
3. インターフェイスの概要
4. パラメーター
5. IPコアを使用したデザイン
6. ブロックの説明
7. レジスター
8. DMA Descriptor Controllerのプログラミング・モデル
9. Avalon-MMルートポートのプログラミング・モデル
10. Avalon-MMテストベンチおよびデザイン例
11. トラブルシューティングおよびリンクの監視
A. PCI Expressコア・アーキテクチャー
B. 改訂履歴

6.1.6.2. PIPEインターフェイス

インテルStratix 10 PIPEインターフェイスは、PHY Interface for the PCI Express Architecture PCI Express 3.0仕様とコンパイルされます。
表 48.  PIPEインターフェイス

信号

入力/出力

説明
txdata[31:0] 出力

データの送信
txdatak[3:0] 出力 データ制御文字の指示の送信
txcompl 出力 コンプライアンスの送信。この信号は、TXコンプライアンス・パターンを駆動します。Compliance Mode (負のCOM文字) でランニング・ディスパリティーを強制的に負にします。
txelecidle 出力 電気的アイドルの送信。この信号は、tx_out<n> 出力を強制的に電気的アイドルにします。
txdetectrx 出力 検出受信の送信。この信号は、受信検出動作を開始するか、ループバックを開始するようPHY層に指示します。
powerdown[1:0] 出力 パワーダウン。この信号は、電力ステートを特定のステート (P0、P0s、P1、またはP2) に変更するようPHYに要求します。
txmargin[2:0] 出力 VODマージンの選択を送信します。この信号の値は、Link Control 2 Register からの値に基づいています。
txdeemp 出力 ディエンファシスの選択の送信。PCI ExpressのインテルStratix 10ハードIPは、Training Sequences (TS) 中にリンクのもう一方の端から受信した指示に基づいて、この信号の値を設定します。この値を変更する必要はありません。
txswing 出力 アサートされると、トランスミッター電圧のフルスイングを示します。デアサートされると、ハーフスイングを示します。
txsynchd[1:0] 出力

Gen3動作の場合、受信ブロックタイプを指定します。次のエンコーディングが定義されています。

  • 2'b01: オーダーセット・ブロック
  • 2'b10: データブロック
Gen3をサポートしないデザインでは、この信号をグランドと接続できます。
txblkst[3:0] 出力 Gen3動作の場合、送信方向のブロックの開始を示します。パイプスペックです。
txdataskip 出力

Gen3動作用です。MACがTXインターフェイスに1クロックサイクルのTXデータ・インターフェイスを無視するように指示できます。次のエンコーディングが定義されています。

  • 1’b0: TXデータは無効
  • 1’b1: TXデータは有効
rate[1:0] 出力

この2ビット・エンコーディングの意味は、次のとおりです。

  • 2’b00: Gen1レート (2.5 Gbps)
  • 2’b01: Gen2レート (5.0 Gbps)
  • 2’b1X: Gen3レート (8.0 Gbps)
rxpolarity 出力

極性を受信します。この信号は、8B/10Bレシーバー・デコーディング・ブロックの極性を反転するようPHY層に指示します。
currentrxpreset[2:0] 出力 Gen3デザインの場合、現在のプリセットを指定します。
currentcoeff[17:0] 出力

Gen3の場合、トランスミッターが使用する係数を指定します。18ビットは次の係数を指定します。

  • [5:0]: C-1
  • [11:6]: C0
  • [17:12]: C+1

rxeqeval

出力 Gen3の場合、PHYはトランスミッター・イコライゼーション設定の評価を開始するときに、この信号をアサートします。PHYは評価が完了すると、Phystatus をアサートします。PHYは rxeqeval をデアサートして、評価を中止します。

rxeqinprogress

出力 Gen3の場合、PHYはリンク・トレーニングを開始するときに、この信号をアサートします。PHYはリンクパートナーからの初期係数をラッチします。

invalidreq

出力 Gen3の場合、Link Evaluationフィードバックが範囲外のTXイコライゼーション設定を要求したことを示します。PHYは、次に rxeqeval をアサートするまで、この信号を継続的にアサートします。
rxdata[31:0] 入力 データ制御の受信。ビット0は、rxdata などの最下位バイトに対応します。値0はデータバイトを示します。値1は、制御バイトを示します。Gen1およびGen2に対してのみです。
rxdatak[3:0] 入力 データ制御の受信。このバスはレーンでデータを受信します。ビット0は、rxdata などの最下位バイトに対応します。値0はデータバイトを示します。値1は、制御バイトを示します。Gen1およびGen2に対してのみです。
phystatus 入力 PHYステータスです。この信号は、いくつかのPHY要求のコンプリーションを通知します。パイプスペックです。
rxvalid 入力 受信有効です。この信号は、rxdata の rxdatak のシンボルロックおよび有効なデータを示します。
rxstatus[2:0] 入力 ステータスの受信。この信号は、受信データストリームと受信検出のエラーコードを含む受信ステータスをエンコードします。
rxelecidle 入力 電気的アイドルの受信。アサートされると、電気的アイドルの検出を示します。パイプスペックです。
rxsynchd[3:0] 入力

Gen3動作の場合、受信ブロックタイプを指定します。次のエンコーディングが定義されています。

  • 2'b01: オーダーセット・ブロック
  • 2'b10: データブロック
Gen3をサポートしないデザインでは、この信号をグランドと接続できます。
rxblkst[3:0] 入力 Gen3動作の場合、受信方向のブロックの開始を示します。
rxdataskip 入力

Gen3動作用です。PCSがTXインターフェイスに1クロックサイクルのRXデータ・インターフェイスを無視するように指示できます。次のエンコーディングが定義されています。

  • 1’b0: RXデータは無効
  • 1’b1: RXデータは有効

dirfeedback[5:0]

入力 Gen3の場合、Hタイル・トランシーバーのリンク評価用のFigure of Meritを提供します。フィードバックは次の係数に適用されます。
  • dirfeedback [5：4]: フィードバックはC+1に適用されます。
  • dirfeedback [3：2]: フィードバックはC0に適用されます。
  • dirfeedback [1：0]: フィードバックはC-1に適用されます。

次のフィードバック・エンコーディングが定義されています。

  • 2'b00: 変化なし
  • 2'b01: インクリメント
  • 2'b10: デクリメント
  • 2/b11: 予約済み
simu_mode_pipe 入力 1に設定されている場合、PIPEインターフェイスはシミュレーション・モードになります。
sim_pipe_pclk_in 入力

このクロックはPIPEシミュレーションにのみ使用され、refclkから取得されます。これは、PIPEモード・シミュレーションに使用される、PIPEインターフェイス・クロックです。
sim_pipe_rate[1:0] 出力

この2ビット・エンコーディングの意味は、次のとおりです。

  • 2’b00: Gen1レート (2.5 Gbps)
  • 2’b01: Gen2レート (5.0 Gbps)
  • 2’b10: Gen3レート (8.0 Gbps)
sim_ltssmstate[5:0] 出力

LTSSMステートです。次のエンコーディングが定義されています。

  • 6'h00 - Detect.Quiet
  • 6'h01 - Detect.Active
  • 6'h02 - Polling.Active
  • 6'h03 - Polling.Compliance
  • 6'h04 - Polling.Configuration
  • 6'h05 - PreDetect.Quiet
  • 6'h06 - Detect.Wait
  • 6'h07 - Configuration.Linkwidth.Start
  • 6'h08 - Configuration.Linkwidth.Accept
  • 6'h09 - Configuration.Lanenum.Wait
  • 6'h0A - Configuration.Lanenum.Accept
  • 6'h0B - Configuration.Complete
  • 6'h0C - Configuration.Idle
  • 6'h0D - Recovery.RcvrLock
  • 6'h0E - Recovery.Speed
  • 6'h0F - Recovery.RcvrCfg
  • 6'h10 - Recovery.Idle
  • 6'h20 - Recovery.Equalization Phase 0
  • 6'h21 - Recovery.Equalization Phase 1
  • 6'h22 - Recovery.Equalization Phase 2
  • 6'h23 - Recovery.Equalization Phase 3
  • 6'h11 - L0
  • 6'h12 - L0s
  • 6'h13 - L123.SendEIdle
  • 6'h14 - L1.Idle
  • 6'h15 - L2.Idle
  • 6'h16 - L2.TransmitWake
  • 6'h17 - Disabled.Entry
  • 6'h18 - Disabled.Idle
  • 6'h19 - Disabled
  • 6'h1A - Loopback.Entry
  • 6'h1B - Loopback.Active
  • 6'h1C - Loopback.Exit
  • 6'h1D - Loopback.Exit.Timeout
  • 6'h1E - HotReset.Entry
  • 6'h1F - Hot.Reset

sim_pipe_mask_tx_pll_lock

入力

レート変更中はアクティブでなければなりません。この信号は、PLLロック信号をマスクするために使用されます。このインターフェイスは、PIPEシミュレーションでのみ使用されます。

シリアル・シミュレーションでは、Endpoint PHYがこの信号を駆動します。PIPEシミュレーションの場合、インテルのテストベンチでは、PIPE BFMがこの信号を駆動します。
関連情報
レベル 2 の表題