PCI Express* 用のインテル® Stratix® 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイド

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ID 683667
日付 6/03/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. クイック・スタート・ガイド 3. インターフェイスの概要 4. パラメーター 5. IPコアを使用したデザイン 6. ブロックの説明 7. レジスター 8. DMA Descriptor Controllerのプログラミング・モデル 9. Avalon-MMルートポートのプログラミング・モデル 10. Avalon-MMテストベンチおよびデザイン例 11. トラブルシューティングおよびリンクの監視 A. PCI Expressコア・アーキテクチャー B. 改訂履歴
1. 概要 x
1.1. PCIeのAvalon-MMインターフェイス 1.2. フィーチャー 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. 推奨スピードグレード 1.6. パフォーマンスおよびリソース使用率 1.7. トランシーバー・タイル 1.8. PCI Express IPコア・パッケージのレイアウト 1.9. チャネルの可用性
2. クイック・スタート・ガイド x
2.1. デザイン・コンポーネント 2.2. ディレクトリー構造 2.3. デザイン例の生成 2.4. デザイン例のシミュレーション 2.5. デザイン例のコンパイルおよびデバイスのプログラム 2.6. Linuxカーネルドライバーのインストール 2.7. デザイン例アプリケーションの実行
3. インターフェイスの概要 x
3.1. ディスクリプター・コントローラーが内部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.2. ディスクリプター・コントローラーが外部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.3. その他のAvalon-MMインターフェイス 3.4. クロックおよびリセット 3.5. システム・インターフェイス
3.3. その他のAvalon-MMインターフェイス x
3.3.1. Avalon-MM Masterインターフェイス 3.3.2. Avalon-MM Slaveインターフェイス 3.3.3. Control Register Access (CRA) Avalon-MMスレーブ
4. パラメーター x
4.1. Avalon-MMの設定 4.2. ベース・アドレス・レジスター 4.3. デバイス識別レジスター 4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター 4.5. コンフィグレーション、デバッグおよび拡張オプション 4.6. PHYの特性 4.7. デザイン例
4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター x
4.4.1. デバイス・ケイパビリティー 4.4.2. Link Capabilities 4.4.3. MSIおよびMSI-X Capabilities 4.4.4. スロット・ケイパビリティー 4.4.5. パワー・マネジメント 4.4.6. Vendor Specific Extended Capability (VSEC)
5. IPコアを使用したデザイン x
5.1. 生成 5.2. シミュレーション 5.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 5.4. チャネルレイアウトおよびPLLの使用法
6. ブロックの説明 x
6.1. インターフェイス
6.1. インターフェイス x
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス 6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス 6.1.3. クロックおよびリセット 6.1.4. 割り込み 6.1.5. フラッシュ要求 6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス x
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス 6.1.1.2. 書き込みDMA Avalon-MMマスターポート 6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.1.1. 読み出しデータムーバー 6.1.1.1.2. Read Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.3. Write Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.4. 読み出しディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス 6.1.1.1.5. 書き込みディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス
6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.3.1. Avalon-ST Descriptorソース
6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス x
6.1.2.1. バーストおよび非バーストAvalon-MMモジュール信号 6.1.2.2. 非バーストスレーブのモジュール 6.1.2.3. 32ビットのControl Register Access (CRA) スレーブ信号 6.1.2.4. バースト・スレーブ・モジュール
6.1.3. クロックおよびリセット x
6.1.3.1. クロック 6.1.3.2. リセット
6.1.4. 割り込み x
6.1.4.1. エンドポイントのMSI割り込み 6.1.4.2. レガシー割り込み
6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス x
6.1.6.1. シリアル・データ・インターフェイス 6.1.6.2. PIPEインターフェイス 6.1.6.3. Hard IP Statusインターフェイス 6.1.6.4. Hard IP Reconfiguration 6.1.6.5. テスト・インターフェイス
7. レジスター x
7.1. コンフィグレーション・スペース・レジスター 7.2. Avalon-MM DMAブリッジのレジスター
7.1. コンフィグレーション・スペース・レジスター x
7.1.1. レジスターアクセスの定義 7.1.2. PCIコンフィグレーション・ヘッダー・レジスター 7.1.3. PCI Express機能構造 7.1.4. インテル定義のVSEC Capabilityヘッダー 7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター 7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター 7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター 7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
7.1.4. インテル定義のVSEC Capabilityヘッダー x
7.1.4.1. インテル定義のVendor Specificヘッダー 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. ユーザーによるコンフィグレーション可能なデバイスおよびボードID
7.2. Avalon-MM DMAブリッジのレジスター x
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ 7.2.2. DMA Descriptor Controllerレジスター
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ x
7.2.1.1. Avalon-MM to PCI Express割り込みステータスレジスター 7.2.1.2. Avalon-MM to PCI Express割り込みイネーブルレジスター 7.2.1.3. 高性能Avalon-MM 32ビットのスレーブモジュールのアドレスマッピング 7.2.1.4. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 7.2.1.5. PCI Express Configuration Informationレジスター
7.2.2. DMA Descriptor Controllerレジスター x
7.2.2.1. 読み出しDMA内部Descriptor Controllerレジスター 7.2.2.2. 書き込みDMA内部Descriptor Controllerレジスター
8. DMA Descriptor Controllerのプログラミング・モデル x
8.1. 読み出しDMAの例 8.2. 書き込みDMAの例 8.3. 同時読み書きDMA用のソフトウェア・プログラム 8.4. 読み出しDMAおよび書き込みDMAのディスクリプター・フォーマット
9. Avalon-MMルートポートのプログラミング・モデル x
9.1. ルートポートTLPデータ制御およびステータスレジスター 9.2. TLPの送信 9.3. ノンポステッド・コンプリーションTLPの受信 9.4. CRAインターフェイスを使用したBAR0の読み出しおよび書き込みの例
10. Avalon-MMテストベンチおよびデザイン例 x
10.1. Avalon-MMエンドポイント・テストベンチ 10.2. エンドポイントのデザイン例 10.3. Avalon-MMテスト・ドライバー・モジュール 10.4. Root Port BFM 10.5. BFMプロシージャーおよびファンクション
10.2. エンドポイントのデザイン例 x
10.2.1. BAR設定
10.4. Root Port BFM x
10.4.1. 概要 10.4.2. アプリケーション層への読み出しおよび書き込みトランザクションの発行 10.4.3. ルートポートおよびエンドポイントのコンフィグレーション 10.4.4. コンフィグレーション・スペース・バスおよびデバイスの番号付け 10.4.5. BFMメモリーマップ
10.5. BFMプロシージャーおよびファンクション x
10.5.1. ebfm_barwrプロシージャー 10.5.2. ebfm_barwr_immプロシージャー 10.5.3. ebfm_barrd_waitプロシージャー 10.5.4. ebfm_barrd_nowtプロシージャー 10.5.5. ebfm_cfgwr_imm_waitプロシージャー 10.5.6. ebfm_cfgwr_imm_nowtプロシージャー 10.5.7. ebfm_cfgrd_waitプロシージャー 10.5.8. ebfm_cfgrd_nowtプロシージャー 10.5.9. BFMコンフィグレーション・プロシージャー 10.5.10. BFM共有メモリー・アクセス・プロシージャー 10.5.11. BFMログおよびメッセージ・プロシージャー 10.5.12. Verilog HDL Formattingファンクション
10.5.9. BFMコンフィグレーション・プロシージャー x
10.5.9.1. ebfm_cfg_rp_epプロシージャー 10.5.9.2. ebfm_cfg_decode_barプロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー x
10.5.10.1. 共有メモリー定数 10.5.10.2. shmem_writeタスク 10.5.10.3. shmem_readファンクション 10.5.10.4. shmem_display Verilog HDLファンクション 10.5.10.5. shmem_fillプロシージャー 10.5.10.6. shmem_chk_okファンクション
10.5.11. BFMログおよびメッセージ・プロシージャー x
10.5.11.1. ebfm_display Verilog HDLファンクション 10.5.11.2. ebfm_log_stop_sim Verilog HDLファンクション 10.5.11.3. ebfm_log_set_suppressed_msg_maskタスク 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 10.5.11.5. ebfm_log_open Verilog HDLファンクション 10.5.11.6. ebfm_log_close Verilog HDLファンクション
10.5.12. Verilog HDL Formattingファンクション x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. トラブルシューティングおよびリンクの監視 x
11.1. トラブルシューティング 11.2. PCIe Link Inspectorの概要
11.1. トラブルシューティング x
11.1.1. Polling.Activeステートを超えて進行できないシミュレーション 11.1.2. ハードウェア立ち上げに関する問題 11.1.3. リンク・トレーニング 11.1.4. サードパーティー製PCIeアナライザーの使用
11.2. PCIe Link Inspectorの概要 x
11.2.1. PCIe* Link Inspectorハードウェアの概要
11.2.1. PCIe* Link Inspectorハードウェアの概要 x
11.2.1.1. PCIe* Link Inspectorのイネーブル化 11.2.1.2. PCIe* Link Inspectorの起動 11.2.1.3. PCIe* Link InspectorのLTSSM監視 11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス 11.2.1.5. 追加のステータスコマンド
11.2.1.3. PCIe* Link InspectorのLTSSM監視 x
11.2.1.3.1. LTSSM監視レジスター 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス x
11.2.1.4.1. PCIe* Link Inspectorコマンド 11.2.1.4.2. NPDME PLLおよびチャネルコマンド 11.2.1.4.3. レジスター・アドレス・マップ
11.2.1.5. 追加のステータスコマンド x
11.2.1.5.1. PLLロックおよびキャリブレーション・ステータス・レジスターの表示
A. PCI Expressコア・アーキテクチャー x
A.1. トランザクション層 A.2. データリンク層 A.3. 物理層
B. 改訂履歴 x
B.1. PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドの改訂履歴
1. 概要
2. クイック・スタート・ガイド
3. インターフェイスの概要
4. パラメーター
5. IPコアを使用したデザイン
6. ブロックの説明
7. レジスター
8. DMA Descriptor Controllerのプログラミング・モデル
9. Avalon-MMルートポートのプログラミング・モデル
10. Avalon-MMテストベンチおよびデザイン例
11. トラブルシューティングおよびリンクの監視
A. PCI Expressコア・アーキテクチャー
B. 改訂履歴

4.1. Avalon-MMの設定

表 15.  Avalon-MMの設定
パラメーター 値 説明
Avalon-MM address width

32-bit

64-bit

Avalonアドレスドメイン内のAvalon-MMスレーブにアクセスするAvalon-MM RXマスターポートのアドレス幅を指定します。

Enable Avalon-MM DMAまたはEnable non-bursting Avalon-MM slave interface with individual byte access (TXS) を選択する場合、この値は64に設定する必要があります。

Enable Avalon-MM DMA On/Off Onの場合、IPコアにはRead DMAおよびWrite DMAデータムーバーが含まれます。
Instantiate internal descriptor controller Enabled/Disabled

Onの場合、ディスクリプター・コントローラーはAvalon-MM DMAブリッジに含まれています。Offの場合、必要に応じて、ディスクリプター・コントローラーを別個の外部コンポーネントとして含める必要があります。内部ディスクリプター・コントローラーは、Root Portモードをサポートしていません。

Enable control register access (CRA) Avalon-MM slave port On/Off

特別なスレーブポートを使用して、インターコネクト・ファブリックからAvalon-MMブリッジレジスターへの読み出しおよび書き込みアクセスを可能にします。このオプションは、Requester/Completerバリアントには必須で、Completer Onlyバリアントにはオプションです。このオプションをイネーブルすると、Completer-Onlyの単一のDWORDバリエーションを除き、Avalon-MMブリッジレジスターへの読み出しおよび書き込みアクセスが可能になります。

Export interrupt conduit interfaces On/Off Onの場合、IPコアは内部割り込み信号を最上位RTLモジュールにエクスポートします。エクスポートされた信号は、MSI、MSI-X、およびレガシー割り込みをサポートします。
Enable hard IP status bus when using the Avalon-MM interface On/Off このオプションをOnにすると、最上位のバリアントに、リンク・トレーニングやステータスなどのデバッグに役立つ信号、およびエラー信号が含まれます。次の信号が、最上位のバリアントに含まれています。
  • リンクステータス信号
  • ECCエラー信号
  • LTSSM信号
  • コンフィグレーション・パリティー・エラー信号
Enable non-bursting Avalon-MM Slave interface with individual byte access (TXS) On/Off Onの場合、非バーストAvalon-MMスレーブ・インターフェイスがイネーブルになります。このインターフェイスは、制御およびステータスレジスターへのアクセスなどの低帯域幅アプリケーションに適しています。
Address width of accessible PCIe memory space (TXS) 22-64 必要なビット数を指定して、PCIeアドレス空間にアクセスします。 (このパラメーターは、TXSスレーブがイネーブルの場合にのみ表示されます。)
Enable high performance bursting Avalon-MM Slave interface (HPTXS) On/Off Onの場合、高性能Avalon-MMスレーブ・インターフェイスがイネーブルになります。このインターフェイスは、データブロックの転送などの高帯域幅アプリケーションに適しています。
Enable mapping (HPTXS) On/Off

32ビットのAvalon-MMスレーブデバイスのアドレスマッピングにより、システム・ソフトウェアは、PCI Expressアドレスドメインで非連続アドレスページを指定できます。すべての高性能32ビットAvalon-MMスレーブデバイスは、64ビットPCI Expressアドレス空間にマッピングされます。コンポーネントGUI内のAvalon-MM Settingsタブでは、アドレス・マッピング・ページの数およびサイズを選択できます。

最大10のアドレス・マッピング・ページがサポートされます。最小ページサイズは4 KBで、最大ページサイズは4 GBです。

アドレスマッピングをイネーブルすると、スレーブ・アドレス・バスの幅が、アドレス・マッピング・ページに適合するのに必要な大きさになります。アドレスマッピングをディスエーブルすると、Avalon-MMスレーブ・アドレス・バスは64ビットに設定されます。Avalon-MMアドレスは、結果のPCIe TLPでそのまま使用されます。

Address width of accessible PCIe memory space (TXS) 22-64 必要なビット数を指定して、PCIeアドレス空間にアクセスします。 (このパラメーターは、HPTXSスレーブがイネーブルの場合にのみ表示されます。)
Number of address pages (HPTXS) 1-512 pages アドレス変換テーブルに使用可能なページ数を指定します。アドレスマッピングの詳細については、高性能Avalon-MM32ビットのスレーブモジュールのアドレスマッピングを参照してください。
関連情報
レベル 2 の表題