インテルのみ表示可能 — GUID: xae1503692705377
Ixiasoft
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11.2.1. PCIe* Link Inspectorハードウェアの概要
イネーブルすると、 PCIe* Link Inspector、生成されたIPの altera_pcie_s10_hip_ast_pipen1b モジュールに、下の図に示すような PCIe* Link Inspectorが含まれます。
別のテストPCで実行されているSystem Consoleから PCIe* Link Inspectorを駆動します。System Consoleは、Native PHY Debug Master Endpoint (NPDME) を介して、 PCIe* Link Inspectorに接続します。 インテル® FPGAダウンロード・ケーブルがこの接続を行います。
IP GUIでEnable PCIe Link Inspector Avalon-MM Interfaceオプションをイネーブルすることによって、Link Inspector Avalon-MMを介してPCIeハードIP、XCVRまたはPLLブロックからの下位レベルのリンクステータス情報にアクセスすることもできます。詳細については、Enabling the Link Inspectorの項を参照してください。このオプションをイネーブルすると、System Consoleを使用する必要がなくなります。公開されているpli_avmm_* ポートは、NPDMEブロックを介さずにLTSSM Monitorに直接接続します。
PCIe* Link Inspectorを使用するには、Link Inspector自体と共にハードIPダイナミック・リコンフィグレーションおよびTransceiverダイナミック・リコンフィグレーションをイネーブルします。その結果、IPは4つのクロック (hip_reconfig_clk、xcvr_reconfig_clk、reconfig_pll0_clk および reconfig_pll1_clk) および4つのリセット (hip_reconfig_rst_n、xcvr_reconfig_reset、reconfig_pll0_reset および reconfig_pll1_reset) をIPブロックシンボルにエクスポートします。これらの信号は、次のインターフェイスにクロックおよびリセットを提供します。
- NPDMEモジュール
- FPLLリコンフィグレーション・インターフェイス (reconfig_pll0)
- ATXPLLリコンフィグレーション・インターフェイス (reconfig_pll1)
- トランシーバー・リコンフィグレーション・インターフェイス (xcvr_reconfig)
- Hard IPリコンフィグレーション・インターフェイス (hip_reconfig)
インテルStratix 10-GX Development Kitで動的に生成されたデザイン例を実行すると、これらの信号は自動的に接続されます。
ご自身のハードウェアで PCIe* Link Inspectorを実行する場合は、上記の4つのクロックが最大100 MHzのクロックソースに接続されていることを確認してください。さらに、上記の4つのリセットが適切なリセット信号に接続されていることを確認してください。
Link Inspectorをイネーブルせずに (PCIe IPをインスタンス化して) PCIe* デザイン例を生成すると、次のインターフェイスは PCIe* IPのトップレベルで公開されません。
- FPLLリコンフィグレーション・インターフェイス (reconfig_pll0)
- ATXPLLリコンフィグレーション・インターフェイス (reconfig_pll1)
- トランシーバー・リコンフィグレーション・インターフェイス (xcvr_reconfig)
- Hard IPリコンフィグレーション・インターフェイス (hip_reconfig)
後で同じデザインを使用してLink Inspectorをイネーブルする場合は、フリーランニング・クロックおよびリセットを提供して、これらのインターフェイスを PCIe* IPのトップレベルで駆動する必要があります。Link Inspectorをイネーブルして新しいデザイン例を生成することをお勧めします。この場合、デザイン例には、すべてのリコンフィグレーション・インターフェイスのフリーランニング・クロックおよびリセットが含まれます。