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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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6.1.3.2. リセット
PCIeハードIPはリセット信号を生成します。Avalon-MM DMAブリッジには、単一のアクティブLowリセット入力があります。これは、PCIe IPコアからのリセットの同期バージョンです。
図 47. クロック接続およびリセット接続
信号 |
入力/出力 |
説明 |
---|---|---|
app_nreset_status | 出力 | アクティブLowのリセット信号です。nporまたはpin_perstnから派生します。この信号を使用して、Applicationをリセットできます。 |
currentspeed[1:0] | 出力 | PCIeリンクの現在の速度を示します。 次のエンコーディングが定義されています。
|
npor | 入力 |
アプリケーション層は、このアクティブLowリセット信号を駆動します。npor は、IPコア全体、PCS、PMA、およびPLLをリセットします。npor は、少なくとも20 nsの間、保持する必要があります。この信号はエッジであり、レベル・センシティブではありません。したがって、この信号の値が低いと、リセット時にカスタムロジックが保持されません。この信号をディスエーブルすることはできません。 |
pin_perst | 入力 |
デバイスのPCIeリセットピンからのアクティブLowリセットです。データパスおよび制御レジスターをリセットします。 |
ninit_done | 入力 | アクティブロー非同期入力です。この信号の「1」は、FPGAデバイスがまだ完全にコンフィグレーションされていないことを示しています。「0」は、デバイスがコンフィグレーションされ、通常の動作モードであることを示します。ninit_done 入力を使用するには、デザインでReset Release Intel FPGA IPをインスタンス化し、その ninit_done 出力を使用して、PCIeの Avalon® メモリーマップドIPの入力を駆動します。この入力の使用方法の詳細については、以下を参照してください。https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an891.pdf |