インテルのみ表示可能 — GUID: lbl1465424164077
Ixiasoft
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6.1.6.3. Hard IP Statusインターフェイス
信号 |
入力/出力 |
説明 |
---|---|---|
derr_cor_ext_rcv | 出力 |
アサートされると、RXバッファーが1ビット (修正可能) ECCエラーを検出したことを示します。パルスストレッチ出力です。 |
derr_cor_ext_rpl | 出力 |
アサートされると、リトライバッファーが1ビット (修正可能) ECCエラーを検出したことを示します。パルスストレッチ出力です。 |
derr_rpl | 出力 |
アサートされると、リトライバッファーが2ビット (修正不可能) ECCエラーを検出したことを示します。パルスストレッチ出力です。 |
derr_uncor_ext_rcv | 出力 |
アサートされると、RXバッファーが2ビット (修正不可能) ECCエラーを検出したことを示します。パルスストレッチ出力です。 |
int_status[10:0] (Hタイル) int_status[7:0] (Lタイル) int_status_pf1[7:0] (Lタイル) |
出力 |
int_status[3:0] 信号は、アプリケーションへのレガシー割り込みを駆動します (Hタイル用)。 int_status [10:4] 信号は、他の割り込みのステータスを提供します (Hタイル用)。 int_status [3:0] 信号は、PF0のアプリケーションにレガシー割り込みを駆動します (Lタイル用)。 int_status [7:4] 信号は、PF0の他の割り込みのステータスを提供します (Lタイル用)。 int_status_pf1[3:0] 信号は、PF1のアプリケーションにレガシー割り込みを駆動します (Lタイル用)。 Int_status_pf1[7:4] 信号は、PF1の他の割り込みのステータスを提供します (Lタイル用)。 次の信号は定義されています。
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int_status_common[2:0] | 出力 |
次のレジスターの割り込みステータスを指定します。アサートされると、割り込みが保留中であることを示します。
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lane_act[4:0] | 出力 |
Lane Active Mode: この信号は、リンク・トレーニング中にコンフィグレーションされたレーンの数を示します。次のエンコーディングが定義されています。
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link_up | 出力 |
アサートされた場合、リンクはアップしています。 |
ltssmstate[5:0] | 出力 |
LTSSM (Link Training and Status State Machine) のステート: LTSSMステートマシンのエンコーディングでは、次のステートを定義します。
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rx_par_err | 出力 |
RXバッファーの入力のTLPでパリティーエラーが検出されたことを示すために、単一サイクルでアサートされます。このエラーは、VSECレジスターに修正不可能な内部エラーとして記録されます。詳細については、Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスターを参照してください。このエラーが発生した場合は、パリティーエラーによってハードIPが不明なステートになる可能性があるため、ハードIPをリセットする必要があります。 |
tx_par_err | 出力 |
TX TLP送信中のパリティーエラーを示すために、1サイクルの間アサートされます。パリティーエラーが検出された場合でも、IPコアはTX TLPパケットを送信します。 |