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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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5.2. シミュレーション
インテルQuartus Primeプロ・エディション開発ソフトウェアは、パラメーター化された PCI Express* IPコアを生成する際に、オプションで機能シミュレーション・モデル、テストベンチ (またはデザイン例)、およびベンダー固有のシミュレーター・セットアップ・スクリプトを生成します。Endpointの場合、生成はRoot Port BFMを作成します。
注: Root Portデザイン例の生成は、インテルQuartus Primeプロ・エディションのこのリリースではサポートされていません。
インテルQuartus Primeプロ・エディションは、以下のシミュレーターをサポートしています。
ベンダー | シミュレーター | バージョン | プラットフォーム |
---|---|---|---|
Aldec | Active-HDL* | 10.3 | Windows |
Aldec | Riviera-PRO* | 2016.10 | Windows、Linux |
Cadence | Incisive Enterprise* (NCSim*) | 15.20 | Linux |
Cadence | Xcelium* Parallel Simulator | 17.04.014 | Linux |
Mentor Graphics | ModelSim PE* | 10.5c | Windows |
Mentor Graphics | ModelSim SE* | 10.5c | Windows、Linux |
Mentor Graphics | QuestaSim* | 10.5c | Windows、Linux |
Synopsys | VCS*/VCS MX* | 2016,06-SP-1 | Linux |
注: インテル・テストベンチおよびRoot Port BFMは、PCIe IPバリエーションにインターフェイス接続するアプリケーション・レイヤー・ロジックの基本的なテストを行う簡単な方法を提供します。このBFMを使用すると、コンフィグレーション可能なパラメーターを使用して、単純なタスク・スティミュラスを作成および実行し、デザイン例の基本的な機能を実行できます。テストベンチおよびRoot Port BFMは、完全な検証環境の代わりになるものではありません。コーナーケースおよび特定のトラフィック・プロファイル・スティミュラスはカバーされません。可能な限り最高の検証カバレッジを確保するために、インテルは、市販のPCI Express検証IPおよびツールを入手するか、独自の広範なハードウェア・テストを行うか、またはその両方を行うことを強くお勧めします。