インテルのみ表示可能 — GUID: dgm1470762752662
Ixiasoft
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3.5. システム・インターフェイス
TXおよびRXシリアルデータ
この差動シリアル・インターフェイスは、Root PortとEndpoint間の物理リンクです。PCIe IPコアは、1、2、4、8、または16レーンをサポートします。 2.5 GT/sのGen1、5 GT/sのGen2、8 GT/sのGen3がサポートされています。各レーンには、TXおよびRXの差動ペアが含まれています。データは使用可能なすべてのレーンにストライプ化されます。
PIPE
PCIe IPコアとPHY間のパラレル・インターフェイスです。PIPEデータバスは32ビットです。各レーンには、4つの制御/データビットおよびその他の信号が含まれています。シリアル化される前にTLPデータを伝送します。シミュレーションでのみ使用でき、デバッグの可視性が向上します。
割り込み
Stratix® 10 Avalon-MM DMA Bridgeは、Interrupt Disable ビット、Configuration Space Command レジスターのビット[10] が1'b0に設定されている場合に、レガシー割り込みを生成できます。
Avalon-MM Bridgeは、トリガーイベントに応答してMSIを生成しません。ただし、Applicationは、Avalon-MMスレーブ・インターフェイスの1つによって、単一のDWORDメモリー書き込みであるMSI TLPを作成する場合があります。
MSIをトリガーするには、Applicationは、msi_intfc [79:64] ビットに示されたデータを使用して、msi_intfc [63:0] ビットに示されたアドレスへの書き込みを実行します。下位ビットは特定のMSI番号に置き換えられます。
Applicationは、単一のDWORDメモリー書き込みであるMSI-X TLPを実装することもできます。MSI-X Capability構造は、システムメモリーに格納されているMSI-Xテーブル構造およびMSI-Xペンディング・ビット・アレイ (PBA) 構造を指します。このスキームは、割り込みのすべての制御およびステータス情報を含むMSI機能構造とは異なります。
Hard IP Reconfiguration
このオプションの Avalon® -MMインターフェイスを使用すると、ランタイム時に読み出し専用のConfiguration Spaceレジスターの値を動的に更新できます。これは、コンポーネントGUI内で、Enable dynamic reconfiguration of PCIe read-only registers がイネーブルになっている場合に使用可能です。PCIe Link Inspectorがイネーブルになっている場合、Hard IP Reconfigurationインターフェイスを介したアクセスはサポートされません。Link InspectorはHard IP Reconfigurationインターフェイスを排他的に使用し、Link InspectorとIPの最上位にエクスポートされるHard IP Reconfigurationインターフェイスとの間のアービトレーションはありません。
ハードIPステータス
このオプションのインターフェイスには、デバッグに役立つ次の信号が含まれています。
- リンクステータス信号
- 割り込みステータス信号
- TXおよびRXパリティーエラー信号
- 修正可能なエラー信号および修正不可能なエラー信号