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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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2.3. デザイン例の生成
次の手順に従って、デザインを生成します。
図 15. 手順
- インテルQuartus Primeプロ・エディション開発ソフトウェアで、新しいプロジェクトを作成します (File > New Project Wizard)。
- Directory、Name、およびTop-Level Entityを指定します。
- Project Typeで、デフォルト値のEmpty projectを受け入れ、Nextをクリックします。
- Add FilesでNextをクリックします。
- Familyの下のFamily, Device & Board Settingsで、Intel Stratix 10 (GX/SX/MX/TX) およびデザインのTarget Deviceを選択します。
- Finishをクリックします。
- IP Catalogで、Avalon-MM Intel Stratix 10 Hard IP for PCI Express* を配置および追加します。
- New IP VariantダイアログボックスでIPの名前を指定します。Createをクリックします。
- IP Settingsタブで、IPバリエーションのパラメーターを指定します。
- Example Designsタブで、次の選択を行います。
- Available Example Designsで、DMAを選択します。
注: DMAデザイン例は、 Avalon-MM Settingsタブで、Enable Avalon-MM DMAをオンにした場合にのみ使用可能です。注: Enable Avalon-MM DMAをオンにしない場合でも、PIOまたはSimple DMAのデザイン例を選択できます。
- Example Design Filesで、SimulationおよびSynthesisのオプションをオンにします。これらのシミュレーションまたは合成ファイルが必要ない場合は、対応するオプションをオフのままにすると、デザイン例の生成時間が大幅に短縮されます。
- Generated HDL Formatでは、現在のリリースではVerilogのみが使用可能です。
- Target Development Kitでは、適切なオプションを選択します。
注: Noneを選択した場合、生成されたデザイン例は、上記の手順5で指定したデバイスをターゲットにします。ハードウェアでデザインをテストする場合は、.qsf ファイルで適切なピンの割り当てを行います。Pin Plannerツールを使用して、ピンの割り当てを行うこともできます。
- Available Example Designsで、DMAを選択します。
- Generate Example Designを選択し、シミュレーションしてハードウェアにダウンロードできるデザイン例を作成します。インテルStratix 10開発ボードのいずれか1つを選択すると、そのボード上のデバイスはデバイスが異なる場合、以前に インテル® Quartus® Primeプロジェクトで選択されたデバイスを上書きします。プロンプトでデザイン例のディレクトリーを指定するように求められたら、デフォルトのディレクトリー、 <example_design>/ pcie_s10_hip_avmm_bridge_0_example_designを受け入れるか、または別のディレクトリーを選択できます。
図 16. デザイン例のタブインテルStratix 10のデザイン例を生成すると、pcie_s10_hip_avmm_bridge_0_example_designディレクトリーに、recommended_pinassignments_s10.txt というファイルが作成されます。2
- Finishをクリックします。プロンプトが表示されたら .ip ファイルを保存できますが、デザイン例を使用できるようにする必要はありません。
- プロンプト、Recent changes have not been generated. Generate now? では、上記の手順9で指定したIPコア・バリエーションのシミュレーションおよび合成用のファイルを作成できます。生成したデザイン例のみを使用したい場合は、Noをクリックします。
- 既存のプロジェクトを閉じます。
- デザイン例のプロジェクトを開きます。
- デザイン例のプロジェクトをコンパイルして、完全なデザイン例用の .sof ファイルを生成します。このファイルは、ハードウェア検証を実行するために、ボードにダウンロードするものです。
- デザイン例のプロジェクトを閉じます。
2 このファイルには、デザイン例のすべてのピン用の推奨されたピンの割り当てが含まれています。Target Development Kitのプルダウンメニューで開発キットオプションを選択すると、recommended_pinassignments_s10.txt ファイルのピンの割り当ては、同じディレクトリー内の .qsf ファイルにあるピンの割り当てと一致します。プルダウンメニューでNONEを選択した場合、.qsf ファイルにはピンの割り当てが含まれません。この場合、recommended_pinassignments_s10.txt ファイルのピン割り当てを、.qsf ファイルにコピーできます。ピン割り当ては .qsf ファイルでいつでも変更して、デザインまたはボードの要件を満たすことができます。