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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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A.1. トランザクション層
トランザクション層は、アプリケーション層とデータリンク層の間にあります。トランザクション・レイヤー・パケットを生成して受信します。以下は、トランザクション層を示しています。トランザクション層には、TXデータパス、Configuration Space、RXデータパスの3つのサブブロックが含まれます。
RXデータパスを介したトランザクションのトレースには、次の手順が含まれます。
- トランザクション層は、データリンク層からTLPを受信します。
- Configuration Spaceは、TLPが適切に形成されているかどうかを決定し、トラフィック・クラス (TC) に基づいてパケットを送信します。
- TLPは、トランザクションのタイプ (ポステッド、ノンポステッド、およびコンプリーション) に応じて、RXバッファーの特定の部分に格納されます。
- 受信並び替えブロックは、必要に応じてTLPのキューを並べ替え、TLP FIFOブロックからプライオリティーの最も高いTLPのアドレスをフェッチし、TLPのアプリケーション層への転送を開始します。
TXデータパスを介したトランザクションのトレースには、次の手順が含まれます。
- トランザクション層は、TXクレジット信号を使用して特定のタイプのトランザクションに十分なフロー・コントロール・クレジットが存在することをアプリケーション層に通知します。アプリケーション層は、この情報を無視することを選択できます。
- アプリケーション層は、TLPを送信する許可を要求します。アプリケーション層はトランザクションを提供する必要があり、連続したサイクルでデータペイロード全体を提供できるように準備する必要があります。
- トランザクション層は、十分なフロー・コントロール・クレジットが存在することを確認し、要求を確認または延期します。リトライバッファーに十分なスペースがない場合、トランザクション層はTLPを受け入れません。
- トランザクション層は、TLPをデータリンク層に転送します。
図 80. トランザクション層のアーキテクチャーの専用受信バッファー