PCI Express* 用のインテル® Stratix® 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイド

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ID 683667
日付 6/03/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. クイック・スタート・ガイド 3. インターフェイスの概要 4. パラメーター 5. IPコアを使用したデザイン 6. ブロックの説明 7. レジスター 8. DMA Descriptor Controllerのプログラミング・モデル 9. Avalon-MMルートポートのプログラミング・モデル 10. Avalon-MMテストベンチおよびデザイン例 11. トラブルシューティングおよびリンクの監視 A. PCI Expressコア・アーキテクチャー B. 改訂履歴
1. 概要 x
1.1. PCIeのAvalon-MMインターフェイス 1.2. フィーチャー 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. 推奨スピードグレード 1.6. パフォーマンスおよびリソース使用率 1.7. トランシーバー・タイル 1.8. PCI Express IPコア・パッケージのレイアウト 1.9. チャネルの可用性
2. クイック・スタート・ガイド x
2.1. デザイン・コンポーネント 2.2. ディレクトリー構造 2.3. デザイン例の生成 2.4. デザイン例のシミュレーション 2.5. デザイン例のコンパイルおよびデバイスのプログラム 2.6. Linuxカーネルドライバーのインストール 2.7. デザイン例アプリケーションの実行
3. インターフェイスの概要 x
3.1. ディスクリプター・コントローラーが内部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.2. ディスクリプター・コントローラーが外部的にインスタンス化されている場合のAvalon-MM DMAインターフェイス 3.3. その他のAvalon-MMインターフェイス 3.4. クロックおよびリセット 3.5. システム・インターフェイス
3.3. その他のAvalon-MMインターフェイス x
3.3.1. Avalon-MM Masterインターフェイス 3.3.2. Avalon-MM Slaveインターフェイス 3.3.3. Control Register Access (CRA) Avalon-MMスレーブ
4. パラメーター x
4.1. Avalon-MMの設定 4.2. ベース・アドレス・レジスター 4.3. デバイス識別レジスター 4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター 4.5. コンフィグレーション、デバッグおよび拡張オプション 4.6. PHYの特性 4.7. デザイン例
4.4. PCI ExpressおよびPCIケイパビリティーのパラメーター x
4.4.1. デバイス・ケイパビリティー 4.4.2. Link Capabilities 4.4.3. MSIおよびMSI-X Capabilities 4.4.4. スロット・ケイパビリティー 4.4.5. パワー・マネジメント 4.4.6. Vendor Specific Extended Capability (VSEC)
5. IPコアを使用したデザイン x
5.1. 生成 5.2. シミュレーション 5.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 5.4. チャネルレイアウトおよびPLLの使用法
6. ブロックの説明 x
6.1. インターフェイス
6.1. インターフェイス x
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス 6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス 6.1.3. クロックおよびリセット 6.1.4. 割り込み 6.1.5. フラッシュ要求 6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス
6.1.1. アプリケーション層へのインテルStratix 10 DMA Avalon-MM DMAインターフェイス x
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス 6.1.1.2. 書き込みDMA Avalon-MMマスターポート 6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス
6.1.1.1. 内部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.1.1. 読み出しデータムーバー 6.1.1.1.2. Read Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.3. Write Descriptor Controller Avalon-MMマスター・インターフェイス 6.1.1.1.4. 読み出しディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス 6.1.1.1.5. 書き込みディスクリプター・テーブルAvalon-MMスレーブ・インターフェイス
6.1.1.3. 外部的にインスタンス化された場合のDescriptor Controllerインターフェイス x
6.1.1.3.1. Avalon-ST Descriptorソース
6.1.2. アプリケーション層へのAvalon-MM DMAインターフェイス x
6.1.2.1. バーストおよび非バーストAvalon-MMモジュール信号 6.1.2.2. 非バーストスレーブのモジュール 6.1.2.3. 32ビットのControl Register Access (CRA) スレーブ信号 6.1.2.4. バースト・スレーブ・モジュール
6.1.3. クロックおよびリセット x
6.1.3.1. クロック 6.1.3.2. リセット
6.1.4. 割り込み x
6.1.4.1. エンドポイントのMSI割り込み 6.1.4.2. レガシー割り込み
6.1.6. シリアルデータ、PIPE、ステータス、リコンフィグレーション、およびテスト・インターフェイス x
6.1.6.1. シリアル・データ・インターフェイス 6.1.6.2. PIPEインターフェイス 6.1.6.3. Hard IP Statusインターフェイス 6.1.6.4. Hard IP Reconfiguration 6.1.6.5. テスト・インターフェイス
7. レジスター x
7.1. コンフィグレーション・スペース・レジスター 7.2. Avalon-MM DMAブリッジのレジスター
7.1. コンフィグレーション・スペース・レジスター x
7.1.1. レジスターアクセスの定義 7.1.2. PCIコンフィグレーション・ヘッダー・レジスター 7.1.3. PCI Express機能構造 7.1.4. インテル定義のVSEC Capabilityヘッダー 7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター 7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター 7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター 7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
7.1.4. インテル定義のVSEC Capabilityヘッダー x
7.1.4.1. インテル定義のVendor Specificヘッダー 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. ユーザーによるコンフィグレーション可能なデバイスおよびボードID
7.2. Avalon-MM DMAブリッジのレジスター x
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ 7.2.2. DMA Descriptor Controllerレジスター
7.2.1. PCI Express Avalon-MMブリッジのレジスター・アドレス・マップ x
7.2.1.1. Avalon-MM to PCI Express割り込みステータスレジスター 7.2.1.2. Avalon-MM to PCI Express割り込みイネーブルレジスター 7.2.1.3. 高性能Avalon-MM 32ビットのスレーブモジュールのアドレスマッピング 7.2.1.4. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 7.2.1.5. PCI Express Configuration Informationレジスター
7.2.2. DMA Descriptor Controllerレジスター x
7.2.2.1. 読み出しDMA内部Descriptor Controllerレジスター 7.2.2.2. 書き込みDMA内部Descriptor Controllerレジスター
8. DMA Descriptor Controllerのプログラミング・モデル x
8.1. 読み出しDMAの例 8.2. 書き込みDMAの例 8.3. 同時読み書きDMA用のソフトウェア・プログラム 8.4. 読み出しDMAおよび書き込みDMAのディスクリプター・フォーマット
9. Avalon-MMルートポートのプログラミング・モデル x
9.1. ルートポートTLPデータ制御およびステータスレジスター 9.2. TLPの送信 9.3. ノンポステッド・コンプリーションTLPの受信 9.4. CRAインターフェイスを使用したBAR0の読み出しおよび書き込みの例
10. Avalon-MMテストベンチおよびデザイン例 x
10.1. Avalon-MMエンドポイント・テストベンチ 10.2. エンドポイントのデザイン例 10.3. Avalon-MMテスト・ドライバー・モジュール 10.4. Root Port BFM 10.5. BFMプロシージャーおよびファンクション
10.2. エンドポイントのデザイン例 x
10.2.1. BAR設定
10.4. Root Port BFM x
10.4.1. 概要 10.4.2. アプリケーション層への読み出しおよび書き込みトランザクションの発行 10.4.3. ルートポートおよびエンドポイントのコンフィグレーション 10.4.4. コンフィグレーション・スペース・バスおよびデバイスの番号付け 10.4.5. BFMメモリーマップ
10.5. BFMプロシージャーおよびファンクション x
10.5.1. ebfm_barwrプロシージャー 10.5.2. ebfm_barwr_immプロシージャー 10.5.3. ebfm_barrd_waitプロシージャー 10.5.4. ebfm_barrd_nowtプロシージャー 10.5.5. ebfm_cfgwr_imm_waitプロシージャー 10.5.6. ebfm_cfgwr_imm_nowtプロシージャー 10.5.7. ebfm_cfgrd_waitプロシージャー 10.5.8. ebfm_cfgrd_nowtプロシージャー 10.5.9. BFMコンフィグレーション・プロシージャー 10.5.10. BFM共有メモリー・アクセス・プロシージャー 10.5.11. BFMログおよびメッセージ・プロシージャー 10.5.12. Verilog HDL Formattingファンクション
10.5.9. BFMコンフィグレーション・プロシージャー x
10.5.9.1. ebfm_cfg_rp_epプロシージャー 10.5.9.2. ebfm_cfg_decode_barプロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー x
10.5.10.1. 共有メモリー定数 10.5.10.2. shmem_writeタスク 10.5.10.3. shmem_readファンクション 10.5.10.4. shmem_display Verilog HDLファンクション 10.5.10.5. shmem_fillプロシージャー 10.5.10.6. shmem_chk_okファンクション
10.5.11. BFMログおよびメッセージ・プロシージャー x
10.5.11.1. ebfm_display Verilog HDLファンクション 10.5.11.2. ebfm_log_stop_sim Verilog HDLファンクション 10.5.11.3. ebfm_log_set_suppressed_msg_maskタスク 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 10.5.11.5. ebfm_log_open Verilog HDLファンクション 10.5.11.6. ebfm_log_close Verilog HDLファンクション
10.5.12. Verilog HDL Formattingファンクション x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. トラブルシューティングおよびリンクの監視 x
11.1. トラブルシューティング 11.2. PCIe Link Inspectorの概要
11.1. トラブルシューティング x
11.1.1. Polling.Activeステートを超えて進行できないシミュレーション 11.1.2. ハードウェア立ち上げに関する問題 11.1.3. リンク・トレーニング 11.1.4. サードパーティー製PCIeアナライザーの使用
11.2. PCIe Link Inspectorの概要 x
11.2.1. PCIe* Link Inspectorハードウェアの概要
11.2.1. PCIe* Link Inspectorハードウェアの概要 x
11.2.1.1. PCIe* Link Inspectorのイネーブル化 11.2.1.2. PCIe* Link Inspectorの起動 11.2.1.3. PCIe* Link InspectorのLTSSM監視 11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス 11.2.1.5. 追加のステータスコマンド
11.2.1.3. PCIe* Link InspectorのLTSSM監視 x
11.2.1.3.1. LTSSM監視レジスター 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. コンフィグレーション・スペースおよびトランシーバー・レジスターへのアクセス x
11.2.1.4.1. PCIe* Link Inspectorコマンド 11.2.1.4.2. NPDME PLLおよびチャネルコマンド 11.2.1.4.3. レジスター・アドレス・マップ
11.2.1.5. 追加のステータスコマンド x
11.2.1.5.1. PLLロックおよびキャリブレーション・ステータス・レジスターの表示
A. PCI Expressコア・アーキテクチャー x
A.1. トランザクション層 A.2. データリンク層 A.3. 物理層
B. 改訂履歴 x
B.1. PCI Express* 用のインテルStratix 10 HタイルおよびLタイル Avalon® メモリー・マップド・ハードIPユーザーガイドの改訂履歴
1. 概要
2. クイック・スタート・ガイド
3. インターフェイスの概要
4. パラメーター
5. IPコアを使用したデザイン
6. ブロックの説明
7. レジスター
8. DMA Descriptor Controllerのプログラミング・モデル
9. Avalon-MMルートポートのプログラミング・モデル
10. Avalon-MMテストベンチおよびデザイン例
11. トラブルシューティングおよびリンクの監視
A. PCI Expressコア・アーキテクチャー
B. 改訂履歴

10.4.3. ルートポートおよびエンドポイントのコンフィグレーション

Endpointにトランザクションを発行する前に、Root PortおよびEndpoint Configuration Spaceレジスターをコンフィグレーションする必要があります。

Ebfm_cfg_rp_ep プロシージャーは次の手順を実行して、Configuration Spaceを初期化します。

  1. Root Port Configuration Spaceを設定して、Root PortがPCI Expressリンクでトランザクションを送信できるようにします。
  2. Root PortおよびEndpoint PCI Express Capability Device Controlレジスターを次のように設定します。
    1. Root PortおよびEndpointの両方で、Error Reporting をディスエーブルします。BFMにはエラー処理機能がありません。
    2. Root PortおよびEndpointの両方で、Relaxed Ordering をイネーブルします。
    3. Endpointにその機能がある場合は、Endpointの Extended Tags をイネーブルします。
    4. Root PortおよびEndpointの両方で、Phantom Functions、 Aux Power PM、および No Snoop をディスエーブルします。
    5. Root Portが最大ペイロードサイズをサポートしているため、Max Payload Size に、Endpointがサポートする値を設定します。
    6. エンドポイント・デザイン例では、読み出しを必要なだけ多くのコンプリーション数に分割することをサポートしているため、Root Port Max Read Request Size を4 KBに設定します。
    7. Root Portは読み出し要求を複数のコンプリーションに分割することをサポートしていないため、Endpoint Max Read Request Size を Max Payload Size に設定します。
  3. すべてのEndpoint BARレジスターに値を割り当てます。BARアドレスは、以下に概説するアルゴリズムによって割り当てられます。
    1. I/O BARは、I/Oスペース内のBFM共有メモリーの終了アドレスのすぐ上から開始し、必要に応じて完全な32ビットI/Oスペース全体にわたって継続する、最小値から最大値までのアドレスが割り当てられます。
    2. 32ビットのプリフェッチ不可のメモリーBARには、メモリー空間内のBFM共有メモリーの終了アドレスのすぐ上から開始し、必要に応じて完全な32ビットメモリー空間全体にわたって継続する、最小値から最大値までのアドレスが割り当てられます。
    3. ebfm_cfg_rp_ep プロシージャーへの addr_map_4GB_limit 入力の値は、32ビットのプリフェッチ可能なメモリーBARおよび64ビットのプリフェッチ可能なメモリーBARの割り当てを制御します。addr_map_4GB_limit のデフォルト値は、0 です。

      ebfm_cfg_rp_ep プロシージャーへの addr_map_4GB_limit 入力が0に設定されている場合、ebfm_cfg_rp_ep プロシージャーは、32ビットのプリフェッチ可能なメモリーBARを最大値から最小値に割り当てます。32ビットのメモリー空間の先頭から開始し、必要に応じて最後の32ビットのプリフェッチ不可のBARの終了アドレスまで継続します。

      ただし、addr_map_4GB_limit 入力を1に設定すると、アドレスマップは4 GBに制限されます。ebfm_cfg_rp_ep プロシージャーでは、32ビットおよび64ビットのプリフェッチ可能なメモリーBARを最大値から最小値に割り当てます。32ビットのメモリー空間の先頭から開始し、必要に応じて最後の32ビットのプリフェッチ不可のBARの終了アドレスまで継続します。

    4. ebfm_cfg_rp_ep プロシージャーへの addr_map_4GB_limit への入力が0に設定されている場合、 ebfm_cfg_rp_ep プロシージャーは、64ビットのプリフェッチ可能なメモリーBARを、4 GBのアドレス で最小値から最大値まで割り当て、完全な64ビットのメモリー空間全体にわたって4 GBの制限より上位アドレス方向にメモリーを割り当てます。

      ebfm_cfg_rp_ep プロシージャーへの addr_map_4 GB_limit 入力が1に設定されている場合、ebfm_cfg_rp_ep プロシージャーは、4 GBのアドレスから開始する32ビットおよび64ビットのプリフェッチ可能なメモリーBARを最大値から最小値まで割り当て、4 GBアドレスの下位方向に最後の32ビットのプリフェッチ不可のBARの終了アドレスまで、必要に応じてメモリーアドレスを割り当てます。

      上記のアルゴリズムでは、非常に大きな (1 Gb以上) の32ビットBARがいくつかある場合、常にすべてのBARに値を割り当てることができるとは限りません。すべてのBARにアドレスを割り当てることは可能ですが、これらのアドレスを効果的に割り当てるには、より複雑なアルゴリズムが必要となります。ただし、このようなコンフィグレーションが実際のシステムで役立つ可能性はほとんどありません。プロシージャーでBARを割り当てることができない場合、エラーメッセージが表示され、シミュレーションが停止します。

  4. 上記のBAR割り当てに基づいて、ebfm_cfg_rp_ep プロシージャーでは、Root Port Configuration Spaceのアドレスウィンドウを割り当てて、有効なBARアドレス範囲を含めます。
  5. ebfm_cfg_rp_ep プロシージャーはEndpoint PCIe* 制御レジスターで、マスター・トランザクション、メモリー・アドレス・デコーディング、およびI/Oアドレス・デコーディングをイネーブルします。

ebfm_cfg_rp_ep プロシージャーは、すべてのEndpoint BARのサイズおよび割り当てアドレスをリストするBFM共有メモリー内の bar_table データ構造もセットアップします。BFM共有メモリーのこの領域は、書き込み保護されています。その結果、この領域にアプリケーション・ロジックの書き込みアクセスを行うと、致命的なシミュレーション・エラーが発生します。

BARからの特定のオフセットへの読み出しおよび書き込み要求の完全な PCIe* アドレスを生成するためのBFMプロシージャー呼び出しは、このデータ構造を使用します。このプロシージャーにより、Endpointアプリケーション・ロジックにアクセスするテストベンチコードがBARからのオフセットを使用し、BARに割り当てられた特定のアドレスのトラッキングを回避できます。次の表は、これらのオフセットの使用方法を示しています。

表 75.  BARテーブルの構造

オフセット (バイト)

説明

+0

BAR0のPCI Expressアドレス

+4

BAR1のPCI Expressアドレス

+8

BAR2のPCI Expressアドレス

+12

BAR3のPCI Expressアドレス

+16

BAR4のPCI Expressアドレス

+20

BAR5のPCI Expressアドレス

+24

Expansion ROM BARのPCI Expressアドレス

+28

予約済み

+32

BAR0は、すべて1で書き込まれた後の値を読み戻します (サイズの計算に使用されます)。

+36

すべて1で書き込まれた後、BAR1は値を読み戻します。

+40

すべて1で書き込まれた後、BAR2は値を読み戻します。

+44

すべて1で書き込まれた後、BAR3は値を読み戻します。

+48

すべて1で書き込まれた後、BAR4は値を読み戻します。

+52

すべて1で書き込まれた後、BAR5は値を読み戻します。

+56

すべて1で書き込まれた後、Expansion ROM BARは値を読み戻します。

+60

予約済み

コンフィグレーション・ルーチンは、AER機能などの高度なPCI Express機能をコンフィグレーションしません。

altpcietb_bfm_rp_gen3_x8.sv の ebfm_cfg_rp_ep のプロシージャーの他に、Endpoint Configuration Spaceレジスターを直接読み書きするルーチンは、Verilog HDLインクルード・ファイルで使用可能です。ebfm_cfg_rp_ep プロシージャーを実行すると、PCI Express I/OおよびMemory Spaceは、次の3つの図に示すレイアウトになります。メモリー空間のレイアウトは、addr_map_4GB_limit 入力パラメーターの値によって異なります。次の図は、addr_map_4GB_limit が1の場合のメモリー空間マップを示しています。

図 71. メモリー空間レイアウト - 4 GB制限

次の図は、addr_map_4GB_limit が0の場合のメモリー空間マップを示しています。

図 72. メモリー空間レイアウト - 制限なし

次の図は、I/Oアドレス空間を示しています。

図 73. I/Oアドレス空間
レベル 2 の表題