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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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9. Avalon-MMルートポートのプログラミング・モデル
アプリケーション層は、Control Register Access (CRA) インターフェイスを使用して、コンフィグレーションの読み出しおよび書き込み要求、メッセージ要求、またはエンドポイントのシングルdwordメモリーの読み出しおよび書き込み要求のためのTLP形式のデータを、Root Port TLP TX Data Registerに書き込みます。
ソフトウェアは、コンフィグレーション要求をダウンストリーム・ポートに発行する前に、Root Port Link Status Registerをチェックして、Data Link Layer Link Activeビットが1'b1に設定されていることを確認する必要があります。
TX TLPプログラミングモデルは、データ幅に応じてスケーリングされます。アプリケーション層は、64ビットおよび128ビットの両方のインターフェイスに対して同じ書き込みを実行します。一度にサポートできる未処理のノンポステッド要求は1つだけであり、タグ16〜31を使用してノンポステッド要求を識別する必要があります。
注: Hard IP Reconfigurationインターフェイスは、インテルStratix 10 Avalon-MM Root Portでイネーブルして、アプリケーション層がRoot Portのコンフィグレーション・スペースに直接アクセスできるようにします。