インテルのみ表示可能 — GUID: mnx1468960373171
Ixiasoft
7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
インテルのみ表示可能 — GUID: mnx1468960373171
Ixiasoft
1.9. チャネルの可用性
PCIeハードIPチャネルの制限
各LタイルまたはHタイルのトランシーバー・タイルには、1つのPCIeハードIPブロックが含まれています。次の表および図は、可能なPCIeハードIPチャネル・コンフィグレーション、使用できないチャネルの数、および他のプロトコルで使用可能なチャネルの数を示しています。例えば、PCIe x4バリアントは4つのチャネルを使用し、4つの追加チャネルは使用できません。
PCIeハードIPのコンフィグレーション | 使用できないチャネルの数 | 使用可能なチャネル |
---|---|---|
PCIe x1 | 7 | 16 |
PCIe x2 | 6 | 16 |
PCIe x4 | 4 | 16 |
PCIe x8 | 0 | 16 |
PCIe x16 | 0 | 8 |
注: PCIeハードIPは、イネーブルになっているPCIeレーンの数に関係なく、少なくとも下位8つのEMIB (Embedded Multi-Die Interconnect Bridge) チャネルを使用します。したがって、これらのEMIBチャネルは他のプロトコルでは使用できなくなります。
図 11. トランシーバー・タイルごとのPCIeハードIPチャネル・コンフィグレーション
次の表は、すべてのトランシーバー・チャネルを、使用可能なタイルのPCIeハードIPチャネルにマッピングしています。
タイル・チャネル・シーケンス | PCIeハードIPチャネル | I/Oバンク内のインデックス | 左下のタイルバンク番号 | 左上のタイルバンク番号 | 右下のタイルバンク番号 | 右上のタイルバンク番号 |
---|---|---|---|---|---|---|
23 | 該当なし | 5 | 1F | 1N | 4F | 4N |
22 | 該当なし | 4 | 1F | 1N | 4F | 4N |
21 | 該当なし | 3 | 1F | 1N | 4F | 4N |
20 | 該当なし | 2 | 1F | 1N | 4F | 4N |
19 | 該当なし | 1 | 1F | 1N | 4F | 4N |
18 | 該当なし | 0 | 1F | 1N | 4F | 4N |
17 | 該当なし | 5 | 1E | 1M | 4E | 4M |
16 | 該当なし | 4 | 1E | 1M | 4E | 4M |
15 | 15 | 3 | 1E | 1M | 4E | 4M |
14 | 14 | 2 | 1E | 1M | 4E | 4M |
13 | 13 | 1 | 1E | 1M | 4E | 4M |
12 | 12 | 0 | 1E | 1M | 4E | 4M |
11 | 11 | 5 | 1D | 1L | 4D | 4L |
10 | 10 | 4 | 1D | 1L | 4D | 4L |
9 | 9 | 3 | 1D | 1L | 4D | 4L |
8 | 8 | 2 | 1D | 1L | 4D | 4L |
7 | 7 | 1 | 1D | 1L | 4D | 4L |
6 | 6 | 0 | 1D | 1L | 4D | 4L |
5 | 5 | 5 | 1C | 1K | 4C | 4K |
4 | 4 | 4 | 1C | 1K | 4C | 4K |
3 | 3 | 3 | 1C | 1K | 4C | 4K |
2 | 2 | 2 | 1C | 1K | 4C | 4K |
1 | 1 | 1 | 1C | 1K | 4C | 4K |
0 | 0 | 0 | 1C | 1K | 4C | 4K |
PCIeソフトIPチャネルの使用
サードパーティー・ベンダーから入手可能なPCI ExpressソフトIP PIPE-PHYコアは、上記チャネル使用制限の対象ではありません。PCI ExpressのソフトIPコアの詳細については、 インテルFPGA > 製品 > Intellectual Property を参照してください。