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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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1.6. パフォーマンスおよびリソース使用率
Avalon-MMインテルStratix 10バリアントには、ソフトロジックで実装されたAvalon-MM DMAブリッジが含まれています。強化されたプロトコルスタックのフロントエンドとして動作します。次のリソース使用率の表は、Gen1 x1およびGen3 x8 Simple DMAの動的に生成されたデザイン例の結果を示しています。
結果は、インテルQuartus Primeプロ・エディション開発ソフトウェアの現在のバージョンのものです。M20Kメモリーブロックを除いて、数値は最も近い50に切り上げられます。
バリアント |
一般的なALM |
M20Kメモリーブロック1 |
ロジックレジスター |
|
---|---|---|---|---|
Gen1 x1 |
3,018 |
64 |
4,690 | |
Gen3 x8 | 15,976 | 69 | 32,393 |
関連情報
1 これらの結果には、デザインに含まれている2つのオンチップメモリーおよびPCIe DMA 256ビットのControllerの実装に必要なロジックが含まれています。