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7.1.1. レジスターアクセスの定義
7.1.2. PCIコンフィグレーション・ヘッダー・レジスター
7.1.3. PCI Express機能構造
7.1.4. インテル定義のVSEC Capabilityヘッダー
7.1.5. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター
7.1.6. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター
7.1.7. Correctable Internal Error Status (修正可能な内部エラーステータス) レジスター
7.1.8. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
10.5.1. ebfm_barwrプロシージャー
10.5.2. ebfm_barwr_immプロシージャー
10.5.3. ebfm_barrd_waitプロシージャー
10.5.4. ebfm_barrd_nowtプロシージャー
10.5.5. ebfm_cfgwr_imm_waitプロシージャー
10.5.6. ebfm_cfgwr_imm_nowtプロシージャー
10.5.7. ebfm_cfgrd_waitプロシージャー
10.5.8. ebfm_cfgrd_nowtプロシージャー
10.5.9. BFMコンフィグレーション・プロシージャー
10.5.10. BFM共有メモリー・アクセス・プロシージャー
10.5.11. BFMログおよびメッセージ・プロシージャー
10.5.12. Verilog HDL Formattingファンクション
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1.2. フィーチャー
インテルQuartus® Primeプロ・エディション開発ソフトウェアの新しいフィーチャーは以下のとおりです。
- 最大Gen3 x8バリアントのProgrammer Objectファイル (*.pof) 生成のサポート
- 次の機能を含む、 PCIe* Link Inspectorのサポートがあります。
- Configuration Spaceレジスターへの読み出しおよび書き込みアクセス
- LTSSM監視
- PLLロックおよびキャリブレーション・ステータスの監視
- PCSおよびPMAレジスターへの読み出しおよび書き込みアクセス
- 動的に生成されたデザイン例を使用してハードウェアでの PCIe* アクセスを示すLinux用のソフトウェア・アプリケーション
- インテルQuartus Primeプロ・エディションのIP CatalogからのスタンドアロンIPコアとしてのインスタンス化、およびプラットフォーム・デザイナーのインスタンス化のサポート
PCI Express IPコアのAvalon-MM Stratix 10ハードIPは、以下のフィーチャーをサポートしています。
- 以前のデバイスファミリーに実装されていたAvalon-MMまたはAvalon-MM DMAの移行パス
- 標準のAvalon-MMマスターおよびスレーブ・インターフェイスには、次が含まれます。
- オプションのアドレス・マッピングを備えた高スループットのバーストAvalon-MMスレーブ
- バイトの粒度を備えたAvalon-MMスレーブは、単一のDWORDポートのサポートをイネーブルし、DWORD粒度は高スループット・ポートのサポートをイネーブルします。
- バイトイネーブルをサポートする1つ以上のBARに関連付けられた最大6つのAvalon-MMマスター
- 高性能のバーストAvalon-MMマスターポート
- 高スループット、バースト、 Avalon® -MMマスターを備えたオプションのDMAデータムーバーのフィーチャーは、次のとおりです。
- Write Data Moverは、 PCIe* Memory Write (MemWr) Transaction Layer Packets (TLP) を使用して、データを PCIe* システムメモリーに移動させます。
- Read Data Moverは、PCIe Memory Read (MemRd) TLPを使用して、データをローカルメモリーに移動させます。
- 特定のアプリケーションに必要なフィーチャーを選択するためのモジュール式実装は、次のとおりです。
- DMAモジュールと高スループットのAvalon-MMスレーブおよびマスターの同時サポート
- Avalon-MMスレーブは、 PCI Express* 特定の知識がなくても、PCIeアドレス空間全体にアクセスできます。
- 256ビットおよび64ビットのアプリケーション・インターフェイス幅のサポート
- インテルStratix 10デバイスでは、LおよびHの両方のトランシーバー・タイルのPCIeハードIPで、Advanced Error Reportingが常にイネーブルになっています。
- インテルQuartus Primeプロ・エディションおよびプラットフォーム・デザイナー IP Catalogの両方で使用可能
- オプションの内部DMA Descriptorコントローラー
- FPGAファブリックがプログラムされる前にPCIe IPコアが動作を開始できるようにする、Autonomous Hard IPモード。このモードはデフォルトでイネーブルになっています。ディスエーブルすることはできません。
- -2スピードグレードのデバイスでは、最大250MHzで動作します。
注: PCIe* プロトコルの詳細を理解するには、 PCI Express* Base Specificationを参照してください。