インテルのみ表示可能 — GUID: pvv1499416508039
Ixiasoft
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2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
この機能がサポートされるのは次の状態の場合のみです。
- 2つの読み出し/書き込みポート動作モード
- AおよびBポート・クロッキング・モード用のクロックのカスタマイズ
TDPデュアル・クロック・エミュレーターは、2つのDCFIFOと1つのRAMブロックで構成されています。 DCFIFOでは、コントロール信号に対するクロック・ドメイン・クロッシング (CDC) の問題が処理され、また、RAMブロックによる処理前後のデータ格納用の一時バッファーになります。
異なるクロック周波数によって生じる非確定レイテンシーのために、 valid 信号が導入され、出力データが有効であるかどうかを識別します。 valid 信号がアサートされると、正しい出力データに従う必要性が示されます。 valid 信号がディアサートされた場合は、出力データは破棄してください。
信号 | インテル® Arria® 10 TDPデュアル・クロック・モード | インテル® Stratix® 10でエミュレートされたTDPデュアル・クロック・モード |
---|---|---|
clocken | サポートあり | サポートあり |
rden | サポートあり | サポートあり |
wren | サポートあり | サポートあり |
aclr | サポートあり | — |
sclr | — | — |
byteena | サポートあり | — |
ポートAへのクロック接続は低速クロック (クロックA) でなければならず、ポートBへのクロック接続は高速クロック (クロックB) でなければなりません。この場合、クロックBのクロック周波数をクロックAで割ると7以上になります。
TDPデュアル・クロック・エミュレーター機能を使用すると、ポートAとポートBではレイテンシーが異なったものになります。ポートAのレイテンシーが減少するとともに、2つのクロック周波数の差は大きくなり、最小レイテンシーは5クロックサイクルです。ポートBのレイテンシーは2クロックサイクルに固定されていて、出力レジスターはこのコンフィグレーションでは常に有効になっています。
次の図で示すのは、TDPデュアル・クロック・エミュレーター機能のタイミング図です。