インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター

この表はRAM: 1-PORT Intel FPGA IPコアに対するパラメーターの一覧です。
表 20.  RAM: 1-PORT Intel FPGA IPのパラメーターの説明
パラメーター 選択可能な値 説明
パラメーター設定：Widths/Blk Type/Clks
How wide should the ‘q’ output bus be? — 「q」出力バスの幅を指定します。
How many words of memory? — ビットワードの数を指定します。
What should the memory block type be Auto、MLAB、M20K、LCs メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
 ワード内の最大ブロック深度を指定します。
How should the memory be implemented?
  • Use default logic cell style
  • Use Stratix M512 emulation logic cell style
 ロジックセルの実装方法を指定します。
  • 小型で高速のメモリー容量には、Use default logic cell styleを選択します。
  • メモリーにStratix M512エミュレーション・スタイルとの互換性を持たせる場合は、Use Stratix M512 emulation logic cell styleを選択します。
What clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
 使用するクロッキング方法を指定します。
  • Single clock - シングルクロックとクロックイネーブルでは、メモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks - 入力および出力クロックでは、メモリーブロックへのデータ入力とメモリーブロックからのデータ出力に関連するすべてのレジスターを制御します。これには、データ、アドレス、バイトイネーブル、リードイネーブル、およびライトイネーブルが含まれます。
パラメーター設定：Regs/Clkens/Byte Enable/Aclrs
Which ports should be registered?
The following options are available:
  • ‘data’ and ‘wren’ input ports
  • ‘address’ input port
  • ‘q’ output port
 On/Off 入力および出力ポートを登録するかどうかを指定します。
Create one clock enable signal for each clock signal.
注: すべての登録済みポートの制御はイネーブル信号によって行われます。
On/Off このオプションをオンにして、各クロック信号にクロックイネーブル信号を1つ作成するかどうかを指定します。
More Options Use clock enable for port A input registers On/Off クロックイネーブルをポートA入力レジスターに対して使用するかどうかを指定します。
Use clock enable for port A output registers On/Off クロックイネーブルをポートA出力レジスターに対して使用するかどうかを指定します。
Create an ‘addressstall_b’ input port. On/Off addressstall_a 入力ポートを作成するかどうかを指定します。 このポートを作成して、それをアドレスレジスターに対するアクティブLowクロックイネーブル入力として機能させます。
Create byte enable for port A On/Off バイトイネーブルをポートAに対して作成するかどうかを指定します。入力データをマスクする場合はこのオプションをオンにして、特定のバイト、ニブル、またはデータのビットだけが書き込まれるようにします。

バイトイネーブルをポートAとポートBに対して有効にするには、データ幅比率は、RAM: 1-PORTとRAM: 2-PORT Intel® FPGA IPコアに対して1または2にする必要があります。

What is the width of a byte for byte enables?
  • MLAB: 5 or 10
  • Other memory block types: 8 or 9
  • M20K: 8, 9, or 10
バイト・イネーブル・ポートのバイト幅を指定します。データ入力ポートの幅はバイトサイズで割り切れるものにしてください。
Create an ‘aclr’ asynchronous clear for the registered ports.
  • ‘data’ port
  • ‘wren’ port
  • ‘address’ port
  • ‘q’ port
  • ‘byteena_a’ port
 On/Off オンにするのは、登録済み「data」、「wren」、「address」、 「q」、および「byteena_a」ポートが非同期クリア信号の影響を受けるようにする場合です。無効化されたポートは非同期クリア信号の影響を受けません。
Create an ‘sclr’ synchronous clear for the registered port.

‘q’ port

On/Off オンにするのは、「q」ポートが同期クリア信号の影響を受けるようにする場合です。
Create a 'rden' read enable signal On/Off オンにするのは、読み出しイネーブル信号を作成する場合です。
パラメーター設定：Read During Write Option
What should the ‘q_b’ output be when reading from a memory location being written to? Don’t Care, New Data Read-During-Write発生時の出力動作を指定します。

Don’t Care - RAMでRead-During-Write動作の「don't care」または「unknown」値を出力します。

New Data - 新しいデータは、データが書き込まれたのと同じクロックサイクルの立ち上がりエッジで使用可能です。

Get x’s for write masked bytes instead of old data when byte enable is used On/Off マスクされたバイトの「X」を取得するには、このオプションをオンにします。

M20Kメモリーブロックの場合、このオプションが使用できないのは、New Data をRDW発生時の出力動作として指定したときです。

パラメーター設定：Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data
 メモリーの初期コンテンツを指定します。

メモリーを初期化してゼロにするには、No, leave it blankを選択します。

メモリー初期化ファイル (.mif) または16進数 (Intel形式) ファイル (.hex) を使用するには、Yes, use this file for the memory content data.

を選択します。
Initialize memory content data to XX..X on power-up in simulation On/Off —
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off クロックイネーブル回路を実装して、それをパーシャル・リコンフィグレーション領域で使用するためにするかどうかを指定します。
Allow In-System Memory Content Editor to capture and update content independently of the system clock On/Off In-System Memory Content Editorによるメモリーコンテンツのキャプチャと更新をシステムクロックに関わらず可能にするかどうかを指定します。
The ‘Instance ID’ of this RAM is NONE RAM IDを指定します。
パラメーター設定 : Performance Optimization
Enable Force To Zero On/Off 読み出しイネーブル信号をディアサートする場合に、出力をゼロに設定するかどうかを指定します。

この機能を有効にすることでグルーロジックのパフォーマンスが向上するのは、選択したメモリー深度が単一のメモリーブロックよりも大きい場合です。
レベル 2 の表題