インテルのみ表示可能 — GUID: vgo1440056605536
Ixiasoft
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
インテル® Stratix 10® エンベデッド・メモリー・ブロックではバイト・イネーブル・コントロールをサポートしています。
- バイト・イネーブル・コントロールでは、入力データをマスクして、データの特定バイトのみを書き込みます。書き込まれないバイトでは、以前に書き込まれた値が保持されます。
- 書き込みイネーブル ( wren ) 信号は、バイトイネーブル ( byteena ) 信号とともにRAMブロック上の書き込み動作を制御します。デフォルトでは、 byteena 信号はHigh (イネーブル) になっており、 wren 信号だけが書き込み動作を制御します。
- バイト・イネーブル・レジスターには clear ポートがありません。
- バイトイネーブルの動作は1ホット形式です。 byteena 信号のLSBはデータバスのLSBに対応します。
- バイトイネーブルはアクティブHigh です。