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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.2.1.1. eSRAMの仕様
次の表ではeSRAM Intel FPGA IPコアの仕様をまとめています。
機能 | 詳細 | 値 | 詳細 |
---|---|---|---|
クロック周波数5 | -1 -2 -3 |
200 MHz - 750 MHz 200 MHz - 640 MHz
200 MHz - 500 MHz 6
|
— |
バンク容量 | ECCなし DPAあり |
144 Kb 128 Kb |
各バンクは (2048) 2K x 72ビットです |
チャンネルあたりのバンク | — | 42 | — |
チャネル容量 | ECCなし DPAあり |
5.90625 Mb 5.25 Mb |
— |
eSRAMあたりのチャネル | — | 8 | — |
eSRAM容量 | ECCなし DPAあり |
47.25 Mb 42 Mb |
— |
インターフェイス・データ幅 | ECCなし DPAあり |
x72 x64 |
最大幅 |
読み出しレイテンシー7 | Normal Low Power |
10 +2 8 11 + 2 8 |
このレイテンシーは、ECCが有効か無効かにかかわらず固定です。 |
読み出しレイテンシー | — | 0 +1 fn_latency9 | 書き込みコマンドのゼロ・サイクル・レイテンシーがSRAMに対して発行されます。 |
電力 (eSRAMシステムあたり) | 工業用 拡張 |
1.15 W - 1.5 W 2.28 W - 3.31 W |
Low PowerモードからNormalモードへ。 |
5 eSRAMの入力クロックソースは、ピークツーピークで20 ps、つまり1e-12 BERで1.42 ps RMS、1e-16 BERで1.22 psを超えてはなりません。
6 Speed Grade 3デバイスでは、次のクロック周波数はサポートされていません。
- 466.51 MHz - 499.99 MHz
- 233.26 MHz - 249.99 MHz
7 読み出しレイテンシーの測定は、インターフェイスに送信される読み出しコマンドから、戻される有効な読み出しデータまでです。
8 +2が読み出しレイテンシーに追加されます。eSRAMとインターフェイス接続するレジスターで配線およびタイミングの要件を満たすことが必要なためです。
9 +1が読み出しレイテンシーに追加されます。eSRAMとインターフェイス接続するレジスターで配線およびタイミングの要件を満たすことが必要なためです。